低功耗8-bit 200MSPS時間交織流水線ADC

　　跟跟傳統(tǒng)二級放大器比有兩個優(yōu)點。第一，其增益要比傳統(tǒng)結(jié)構(gòu)的高。因為第二級放大器是共源共柵放大器，所以輸出阻抗大，進(jìn)而增益也大。第二，因為第二級是輸出級，所以輸出級的極點是主極點。通過仔細(xì)的設(shè)計，可以使主極點遠(yuǎn)離第一級的非主極點。這就意味著不需補(bǔ)償，減小了負(fù)載電容，所以與傳統(tǒng)放大器比，更小的電流可以獲得更高的帶寬。這對低功耗設(shè)計非常重要^[6]。

　　這里選用了開關(guān)電容共模負(fù)反饋，因為它相對連續(xù)時間共模負(fù)反饋更穩(wěn)定。這里有一個改動，即增加了SD1和SD2兩個開關(guān)。此設(shè)計減小了電荷注入和時鐘饋通的影響，所以電容C1和C2被的取值可以C3和C4一樣而不是遠(yuǎn)大于C3和C4。這種結(jié)構(gòu)可以實現(xiàn)更高的速度。

　　根據(jù)計算，增益和帶寬的要求可以通過公式計算得到，因為電路中一個通道是8位100MSPS的，所以其增益要求為61dB，帶寬要求為794MHz。仿真結(jié)果如圖7所示。

　　其他電路

　　為了降低功耗，本設(shè)計采取了其它的一些功耗降低技術(shù)。首先，逐級遞減技術(shù)被應(yīng)用于本設(shè)計中。在流水線ADC中，前級的要求要比后級更嚴(yán)格，因為后級產(chǎn)生的誤差會被前級的增益縮放。所以后級的電路并不需要前級電路那么嚴(yán)格的性能要求，例如放大器，開關(guān)和采樣電容。它們都可以以一個合適的因子進(jìn)行縮放。在本設(shè)計中，縮放因子為3/4，2/4，6/16，4/16;其次，對SH和MDAC電路中的開關(guān)數(shù)目進(jìn)行了優(yōu)化，相對于傳統(tǒng)結(jié)構(gòu)，本設(shè)計用到的開關(guān)數(shù)目更少，減小了對時鐘驅(qū)動能力的要求。

　　測試結(jié)果

　　該ADC采用0.35μm CMOS工藝，面積為4mm²，包括了所有輔助電路如基準(zhǔn)原的buffer，輸出buffer，pad，去耦MOS電容。兩條通道是左右對稱的。基準(zhǔn)產(chǎn)生電路在版圖的中間，時鐘產(chǎn)生電路在流水級的兩旁，這種布局是為了保證芯片的性能。

　　圖8是版圖。首先進(jìn)行了靜態(tài)測試。如圖9所示，DNL和INL分別小于0.61dB和0.53dB。其次，進(jìn)行了動態(tài)測試，圖10是芯片的性能隨著輸入頻率和時鐘頻率變化的曲線。芯片的性能在輸入信號接近奈奎斯特頻率，時鐘頻率為300MHz時并沒有明顯下降。芯片的電流為40mA，不包括輸出buffer。

　　結(jié)論

　　本文設(shè)計了一個8-bit 200MSPS的流水線ADC。應(yīng)用了時間交織和逐級遞減技術(shù)。流水級，放大器和基準(zhǔn)產(chǎn)生電路都經(jīng)過仔細(xì)的設(shè)計來保證在PVT變化時的性能。該流水線ADC工作在200MHz采樣頻率，41MHz信號頻率下時，SNDR為47.7dB，在不包括output buffer的情況下電流消耗為40mA。

　　參考文獻(xiàn)：
　　[1] Byung-Geun Lee, Byung-Moo Min A 14-b 100-MS/s Pipelined ADC With a Merged SHA and First MDAC IEEE journal of solid-state circuits, vol.43, No.12, December 2008
　　[2] H C Kim and D K J Kim, “A partially switched-opamp technique for high-speed low-power pipelined analog-to-digital converters” IEEE Trans Circuits Syst, I, Reg. Papers, vol. 53, no.4, pp. 795-801, Apr 2006
　　[3] D Y Chang and U K Moon, “A 1.4-V 10-bit 25MS/s pipelined ADC using opamp-reset switching technique” IEEE J. Solid-State Circuits, vol.38, no. 8, pp.1401-1404, Aug 2003
　　[4] John P Keane, Paul J Hurst, Stephen H, Lewis. “Background Interstage Gain Calibration Technique for pipelined ADCs”. IEEE Trans, Circuit Syst. I, Reg. Papers. Vol, 52, No 1. January 2005
　　[5] I Mehr and L Singer, “A 55-mw 10-bit 40-MSample/s Nyquist-rate CMOS ADC” IEEE J. Solid-state Circuits, vol.35m no.3, pp. 318-323, Mar 2000
　　[6] K Bult and G Geelen, ”A fast-settling CMOS opamp for SC circuit for 90-dB DC gain” IEEE J. Solid-state Circuits, vol.25, no.12, pp.1379-1384, Dec 1990