激光掃描車身坐標測量數(shù)據(jù)采集系統(tǒng)的設計
2.1 PIN數(shù)字脈沖信號預處理
首先以霍爾傳感器輸出波形為粗定位(波形1),從PIN輸出的數(shù)字脈沖信號(波形2)中提取出采樣周期定位波形,然后以此定位波形為基礎定位出數(shù)據(jù)采樣周期,在整個數(shù)據(jù)采樣周期內(nèi)對數(shù)字脈沖信號進行計數(shù)填充。采樣周期定位脈沖(波形3)的下降沿是以PIN輸出信號的定位脈沖的下降沿來定位的,其上升沿是以霍爾傳感器輸出脈沖的上升沿來定位的。提取出來的采樣周期定位波形如圖3中波形3所示。
2.2 采樣數(shù)據(jù)周期產(chǎn)生電路
由于掃描器在不停地旋轉(zhuǎn),為了保證AVR獲得正確的掃描數(shù)據(jù),采樣數(shù)據(jù)應該是一個完整周期內(nèi)的數(shù)據(jù),因此必須嚴格控制采樣周期的完整性。為此設計了由AVR輸出信號控制的采樣周期產(chǎn)生電路。此電路以采樣周期定位脈沖和AVR控制信號為輸入,采樣周期信號和采樣周期終止信號為輸出。在QUARTUSII9.0中進行仿真之后的波形如圖4所示,圖中tb為采樣周期定位脈沖輸入,clear為AVR輸出的控制使能信號,tout1為產(chǎn)生的采樣周期信號,flag為采樣周期結(jié)束信號。
2.3 CPLD對FIFO芯片的直接控制
CPLD的主要作用是將數(shù)字脈沖信號計數(shù)填充后,在控制信號使能控制下將數(shù)據(jù)寫入FIFO芯片中,因而CPLD中設計了對FIFO進行直接控制的功能模塊,包括FIFO清空和寫入。
2.3.1 FIFO數(shù)據(jù)清空
當FIFO中數(shù)據(jù)滿時或AVR啟動數(shù)據(jù)采集周期時都要先將FIFO中的數(shù)據(jù)清零,以防止FIFO溢出造成數(shù)據(jù)丟失或采集到錯誤的數(shù)據(jù)。針對FIFO清零時序,設計了由AVR控制的清零電路模塊。執(zhí)行清零FIFO命令時,首先向CPLD中寫入清零信號MR電平拉低命令,命令字為0xF0;然后向CPLD中寫入清零信號MR電平拉高命令,命令字為0x0F(任何非0xF0均可)。由于AVR單片機的時鐘脈沖為8 MHz,因而這一過程必定能夠滿足清零脈沖的持續(xù)時間要求,F(xiàn)IFO即被清空。
2.3.2 單路FIFO數(shù)據(jù)寫入
光電二極管接收的信號經(jīng)前置放大及整形后頻率比較高,由于系統(tǒng)一共有4路信號,AVR來不及直接去讀取每個跳變沿的計數(shù)值,因而通過FIFO暫時緩存,待采樣周期過后,AVR再從FIFO中讀出計數(shù)值。要把計數(shù)值寫入FIFO中,必須有正確的寫信號,CY7C433對讀寫信號的時序有要求,寫信號脈寬tPW≥15 ns,數(shù)據(jù)建立時間tSD≥8 ns,數(shù)據(jù)保持時間tHD無最小值要求。據(jù)此本文設計了圖5所示的FIFO數(shù)據(jù)寫信號產(chǎn)生電路,這一電路實質(zhì)上是一個跳沿提取電路。輸入的數(shù)字脈沖信號首先經(jīng)過三個觸發(fā)器延時三個時鐘周期,之后對原信號進行異或,這樣在信號的每個跳沿到來時便能產(chǎn)生一個3個時鐘脈沖寬度的低電平脈沖。當CPLD時鐘選為40 MHz時,此低電平脈沖的脈寬為75 ns,足以滿足FIFO對寫信號的要求。
在此低電平寫信號產(chǎn)生后還要經(jīng)過一級觸發(fā)器進行時鐘同步,以避免CPLD設計中經(jīng)常出現(xiàn)的競爭與冒險問題[5],同時將其上升沿同步于時鐘脈沖的下降沿,正好滿足FIFO寫入時序中對數(shù)據(jù)建立時間的要求。
2.3.3 4路FIFO數(shù)據(jù)處理
在整個系統(tǒng)中共有4個激光掃描傳感器,即會產(chǎn)生4路信號,且每路信號都會生成獨立的FIFO寫信號,因而共產(chǎn)生4路寫信號。當4路寫信號中有2路或多路信號同時到來時,寫入FIFO中的數(shù)據(jù)會產(chǎn)生紊亂,而造成數(shù)據(jù)寫入錯誤或數(shù)據(jù)丟失。因此,設計了一個多路寫信號處理電路,當只有某一路信號中有寫信號產(chǎn)生時,寫信號處理電路中產(chǎn)生一個與之對應的寫信號脈沖;當某兩路或多路信號中有寫信號產(chǎn)生時,只產(chǎn)生一個與之對應的寫信號脈沖。為了避免數(shù)據(jù)丟失,為數(shù)據(jù)加上4位的數(shù)據(jù)來源標志位,當多路信號同時到達時,對應于有寫信號產(chǎn)生的標志位置“1”。多路寫信號處理電路如圖6所示。
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