基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)
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鎖相環(huán)
(PLL)的理論與研究日趨完善，應(yīng)用范圍遍及整個(gè)電子技術(shù)領(lǐng)域，如信號(hào)處理，調(diào)制解調(diào)．時(shí)鐘同步，倍頻，頻率綜合等都應(yīng)用到了鎖相環(huán)技術(shù)。隨著集成電路技術(shù)的發(fā)展，集成鎖相環(huán)和數(shù)字鎖相環(huán)技術(shù)日趨成熟，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，還可以把整個(gè)系統(tǒng)集成到一個(gè)芯片上去，實(shí)現(xiàn)所謂的片上系統(tǒng)SOC。因此，可以把全數(shù)字鎖相環(huán)路(ADPLL)作為一個(gè)功能模塊嵌入SOC，構(gòu)成片內(nèi)鎖相環(huán)。這里在簡單介紹片內(nèi)全數(shù)字鎖相環(huán)系列結(jié)構(gòu)的同時(shí)，給出一種智能控制捕獲范嗣中全數(shù)字鎖相環(huán)(ADPLL)的設(shè)計(jì)方法，并進(jìn)行仿真和實(shí)踐驗(yàn)證。2 ADPLL的結(jié)構(gòu)及工作原理
圖1給出全數(shù)字鎖相環(huán)(ADPLL)的基本結(jié)構(gòu)。主要由數(shù)字鑒相器DPD，數(shù)字環(huán)路濾波器DLF，數(shù)控振蕩器DC0，分頻器4部分組成，其中心頻率為fc。DPLL是一種通過相位反饋來控制系統(tǒng)的電路結(jié)構(gòu)。根據(jù)輸入信號(hào)Fin和本地時(shí)鐘輸出信號(hào)Fout之間的相位誤差信號(hào)送入數(shù)字環(huán)路濾波器，并對(duì)相對(duì)誤差進(jìn)行平滑濾波，生成控制信號(hào)carry和bor―row，數(shù)字振蕩器根據(jù)控制信號(hào)調(diào)節(jié)反饋，使輸出信號(hào)Fout的相位逐漸跟蹤輸入信號(hào)Fin的相位，最終達(dá)到鎖定。
3 ADPLL各模塊的功能和具體實(shí)現(xiàn)方法
3．1 數(shù)字鑒相器
常用的鑒相器有2種類型：異或門(X0R)鑒相器和邊沿控制鑒相器(ECPD)，設(shè)計(jì)中采用異或門鑒相器。異或門鑒相器用于比較輸入信號(hào)Fin和輸出信號(hào)Fout之間的相位差，并輸出誤差信號(hào)Dout，Dout作為計(jì)數(shù)的方向信號(hào)輸入給下一級(jí)。
3．2 數(shù)字環(huán)路濾波器
數(shù)字環(huán)路濾波器(DLF)由一個(gè)模值為變量K的可逆計(jì)數(shù)器來實(shí)現(xiàn)。其作用首先用于消除數(shù)字鑒相器輸出的相位誤差信號(hào)Dout中的高頻分量，保證鎖相環(huán)路性能的穩(wěn)定性和準(zhǔn)確性：其次K變模計(jì)數(shù)器再根據(jù)鑒相器的相位誤差信號(hào)Dout來進(jìn)行加減運(yùn)算。若Dout是高電平時(shí)，計(jì)數(shù)器進(jìn)行加運(yùn)算，直到相加結(jié)果達(dá)到預(yù)設(shè)模制K，則環(huán)路濾波器輸出一個(gè)進(jìn)位脈沖信號(hào)carry給數(shù)控振蕩器；若Dout是低電平時(shí)，計(jì)數(shù)器在模值K的基礎(chǔ)上進(jìn)行減運(yùn)算，直到為零，并輸出一個(gè)借位信號(hào)borrow給數(shù)控振蕩器：當(dāng)環(huán)路鎖定或只有隨機(jī)干擾脈沖時(shí)，Dout是一個(gè)占空比為50％的方波，即計(jì)數(shù)器的加減數(shù)目基本相等，計(jì)數(shù)結(jié)果在K附近上下徘徊，不會(huì)產(chǎn)生進(jìn)位或借位脈沖，大大減少了由隨機(jī)噪聲引起的對(duì)鎖相環(huán)路的誤控。也就是說，采用K計(jì)數(shù)器作為濾波器，有效的濾除了噪聲對(duì)環(huán)路的干擾。
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