提升芯片投制設(shè)計(jì)的進(jìn)度估算

芯片設(shè)計(jì)的進(jìn)度經(jīng)常估不準(zhǔn)，連帶影響芯片的開發(fā)成本、芯片的上市時(shí)間、及上市后的銷售。許多芯片投制商（ASIC Supplier）會(huì)用總項(xiàng)目管理數(shù)據(jù)庫來估算芯片投制設(shè)計(jì)的進(jìn)度。同時(shí)絕大多數(shù)的進(jìn)度估算都認(rèn)為，投制設(shè)計(jì)完成的時(shí)間取決于芯片設(shè)計(jì)的復(fù)雜度，而復(fù)雜度多以電路中的邏輯門數(shù), 存儲(chǔ)器位數(shù), 和時(shí)鐘頻率等來衡量。

然而，有家無晶圓廠的芯片投制在2008年完成一份芯片投制設(shè)計(jì)項(xiàng)目的內(nèi)部研究，該研究顯示，芯片從交付netlist后開始進(jìn)行投制設(shè)計(jì)，一直到產(chǎn)生GDSII數(shù)據(jù)庫后完成設(shè)計(jì)，此一投制過程時(shí)間的長短，其實(shí)與交付netlist的芯片設(shè)計(jì)商之成熟度密切關(guān)連。

舉例來說，一線芯片設(shè)計(jì)商與三線芯片設(shè)計(jì)商均交出最終定案的芯片netlist，且芯片的復(fù)雜程度相近，則三線芯片商必須比一線芯片商多等待一倍的時(shí)日才能取得投制完成后的GDSII成果。

以下本文將解說該芯片項(xiàng)目及其進(jìn)度數(shù)據(jù)，了解為何一線與三線間為何有如此差異，并藉此啟發(fā)出更佳的規(guī)則、方法，以提升芯片設(shè)計(jì)進(jìn)度的估算精確性。

本文所用的芯片投制項(xiàng)目進(jìn)度數(shù)據(jù)，其項(xiàng)目的起訖認(rèn)定，是從已完成最終定案的netlist開始，一直到GDSII數(shù)據(jù)庫產(chǎn)生為止，并以單一家芯片投制商于2008年間所承接、完成的項(xiàng)目為依據(jù)。該投制商于2008年共承接、完成28個(gè)項(xiàng)目，其中19個(gè)為一線（芯片設(shè)計(jì)）業(yè)者所委托，4個(gè)來自二線業(yè)者，另5個(gè)來自三線業(yè)者。

在此，一線業(yè)者指的是已良善確立其主要部門，或者是其芯片已形成一個(gè)或多個(gè)類群，且類群化已達(dá)高度成熟性。而三線業(yè)者指的是小規(guī)模的新創(chuàng)公司，并專注于發(fā)展及推行新技術(shù)、新（芯片）產(chǎn)品。至于二線業(yè)者則在各方面均介于一線與三線之間，包括規(guī)模性、（芯片）產(chǎn)品成熟性、產(chǎn)品線的廣度等等。請參考如下的表1，該表顯示出一線、二線、三線業(yè)者在芯片投制項(xiàng)目上的相關(guān)信息。

表1 從最終定案的netlist到產(chǎn)生GDSII的設(shè)計(jì)時(shí)間表

表1

從表中可知，一線、二線、三線業(yè)者從netlist到tapeout（指正式將芯片設(shè)計(jì)交由晶圓廠生產(chǎn)成芯片）的天數(shù)分別為31天、45天、61天。其中一線與三線間有較大的差異，此差異大于一線與二線間的差異，也大于三線與二線間的差異。而較大的差異性也意味著個(gè)中的分析將能有較大且確切的斬獲，因此以下本文將特別聚焦在一線與三線間的分析比較。

上表的數(shù)據(jù)也顯示，芯片投制設(shè)計(jì)項(xiàng)目的復(fù)雜度，極大程度取決于平均門數(shù)、平均存儲(chǔ)器位數(shù)、平均時(shí)鐘頻率等，關(guān)于此無論是一線、二線、三線業(yè)者均是相同的。

在平均門數(shù)方面，三線業(yè)者的用量較一線多出11%，若將此進(jìn)行線性擴(kuò)展對應(yīng)，則會(huì)多增加3天的開制工程時(shí)間。平均存儲(chǔ)器位數(shù)方面也是一線與三線間有所差異，不過，存儲(chǔ)器個(gè)數(shù)（memory instance count）的差異所造成的影響，與內(nèi)存在電路布局、芯片面積等方面的影響相比相對較小。即便如此，對三線業(yè)者的投制項(xiàng)目而言，所增加的電路布局上的工作及執(zhí)行投制設(shè)計(jì)的軟件工具運(yùn)作時(shí)間等，也只會(huì)在整個(gè)項(xiàng)目中多增加幾天時(shí)間而已。

在頻率頻率方面，一線業(yè)者的平均頻率與三線業(yè)者的平均頻率相比，約僅高出8%，由于差異太小，難以看出是否此為影響投制進(jìn)度時(shí)間的主要因素。另外，一線業(yè)者使用較先進(jìn)的制程節(jié)點(diǎn)技術(shù)，如此會(huì)增加設(shè)計(jì)后的驗(yàn)證心力，進(jìn)而略增投制時(shí)間，不過使用舊制程的三線業(yè)者也會(huì)為了讓芯片有較佳的頻率表現(xiàn)而進(jìn)行時(shí)序收斂（timing closure）的挑戰(zhàn)性設(shè)計(jì)，此亦同樣會(huì)略增投制時(shí)間?？傮w來說，一線與三線在投制設(shè)計(jì)上的差異太小，無法從中解釋為何一線與三線間有長達(dá)30天的項(xiàng)目進(jìn)度落差。

表1的所有數(shù)據(jù)都來自同一家無晶圓廠的芯片投制商，所以表中的所有投制項(xiàng)目用的都是同一種設(shè)計(jì)方法、同一種設(shè)計(jì)流程，在邏輯閘用量上、電路配布的密度目標(biāo)等也都是相近。進(jìn)一步的，參與、投入投制設(shè)計(jì)的設(shè)計(jì)工作者的能力水平，以及由工作者構(gòu)成的設(shè)計(jì)團(tuán)隊(duì)等也都類似，而管理各設(shè)計(jì)團(tuán)隊(duì)的則是同一組總項(xiàng)目管理團(tuán)隊(duì)。

管理團(tuán)隊(duì)追查所有芯片投制設(shè)計(jì)的主要設(shè)計(jì)復(fù)雜性部份，也追查一線與三線的芯片實(shí)現(xiàn)差異性等，均因差異過小而難以解釋為何項(xiàng)目進(jìn)度時(shí)間有如此大的落差。唯一可解釋的是一線、三線業(yè)者所交付的定案版netlist有極大的不同，進(jìn)而導(dǎo)致后續(xù)投制進(jìn)度時(shí)間的大落差。因此接下來將探討一線與三線芯片設(shè)計(jì)商的設(shè)計(jì)工程團(tuán)隊(duì)，試圖了解其是否為導(dǎo)致項(xiàng)目時(shí)程差異的主因。