基于CPLD+DSP的實(shí)時數(shù)字圖像穩(wěn)定系統(tǒng)

該系統(tǒng)輸入輸出都為標(biāo)準(zhǔn)模擬視頻信號，設(shè)計采集圖像大小為512×512像素，速度為30～60幀／s的實(shí)時采集。攝像頭輸入模擬視頻信號后，經(jīng)過SAA7110進(jìn)行A／D轉(zhuǎn)換和信號分離后，進(jìn)入輸入端高速數(shù)據(jù)緩沖區(qū)。輸出端緩存中的數(shù)據(jù)，通過BT121進(jìn)行D／A轉(zhuǎn)換后，合成為標(biāo)準(zhǔn)模擬視頻信號，可直接送監(jiān)視器顯示。用邏輯器件CPLD控制系統(tǒng)的工作時序。為適應(yīng)高速數(shù)據(jù)吞吐，輸入輸出緩沖存儲器選用了雙端口RAM。
2．2 CPLD控制
系統(tǒng)的邏輯控制器是100引腳的XC95144，其主要工作是控制輸入／輸出幀存，以便DSP將存在其中的處理好的圖像數(shù)據(jù)讀出，并在同步控制信號和消隱信號的協(xié)同下形成標(biāo)準(zhǔn)視頻輸出信號，送到監(jiān)視器顯示。圖3給出了邏輯控制的原理框圖。

CPLD的邏輯控制的工作包括：1)根據(jù)SAA7110分離出的同步信號，經(jīng)過邏輯判斷后，給出BT121需要的同步信號；2)由于SAA7110輸出的LLC2時鐘與采樣時鐘、輸出時鐘是同步的，因而以LLC2作為采樣數(shù)據(jù)存儲和同步控制子系統(tǒng)的時鐘，CPLD內(nèi)部計數(shù)器進(jìn)行數(shù)據(jù)采樣計數(shù)，產(chǎn)生偏移地址，以控制輸入／輸出緩沖讀寫數(shù)據(jù)，使用LLC2時鐘也避免了使用外部時鐘需要解決的信號相互間的同步和鎖相：3)計數(shù)器產(chǎn)生控制中斷，通知DSP啟動數(shù)據(jù)讀／寫EDMA通道和進(jìn)行數(shù)據(jù)轉(zhuǎn)移；4)低位地址A0和A1進(jìn)行譯碼產(chǎn)生Bank Enable信號，送到雙口RAM以進(jìn)行數(shù)據(jù)位選通。由于輸入／輸出緩存具有對稱的硬件結(jié)構(gòu)，所以XC95144在進(jìn)行地址計數(shù)時，產(chǎn)生兩套相同Bank信號和地址偏移，供輸入和輸出雙口RA-M。

3 數(shù)字圖像數(shù)據(jù)的采集與輸出
3．1 數(shù)據(jù)采集
系統(tǒng)的設(shè)計視頻信號采集能力是從CCD獲得模擬視頻信號中采集到512×512大小的數(shù)字圖像，并通過幀緩存——異步靜態(tài)雙端口存儲器(dual-port RAM)，經(jīng)DSP的EDMA通道送到SDRAM中。采集模塊的結(jié)構(gòu)如圖4所示。