基于FPGA的雷達中／視頻數(shù)據(jù)采集與回放系統(tǒng)設(shè)計

0 引言
隨著科學(xué)技術(shù)的飛速發(fā)展，在軍事、航空航天和測試及測量等領(lǐng)域，人們對數(shù)據(jù)采集系統(tǒng)的采樣精度、采樣率和存儲量等指標提出了更高的要求。傳統(tǒng)的采集器件使用起來很不方便，其局限性非常明顯，顯然已經(jīng)不能適應(yīng)現(xiàn)代技術(shù)發(fā)展的需要。目前，隨著集成電路技術(shù)的進步，大規(guī)模和超大規(guī)模的可編程邏輯器件在實際系統(tǒng)設(shè)計中得到廣泛的應(yīng)用。由于其集成度高、功耗低、設(shè)計靈活、效率高等優(yōu)勢，同時器件具有用戶可編程特性，可大大縮短系統(tǒng)設(shè)計周期，減少設(shè)計費用，降低風(fēng)險投入，而且部分器件還具有在線可編程的能力。
在此介紹一種雷達中／視頻數(shù)據(jù)采集記錄系統(tǒng)，它的核心技術(shù)是利用高速可編程邏輯門陣列FPGA對雷達目標回波進行高速實時采集，并將持續(xù)采集來的信號數(shù)據(jù)記錄在計算機硬盤上，以供后續(xù)數(shù)據(jù)處理需要。本系統(tǒng)的特點是：小型化，便于攜帶，連接方便，操作簡單，記錄時間長，采樣率高，數(shù)據(jù)傳輸率高，動態(tài)范圍大(12位A／D分辨率)，并采用正交雙通道采集方式，完全符合高速大容量雷達信號采集記錄的需要。

1 系統(tǒng)組成與工作原理
系統(tǒng)主要由計算機和系統(tǒng)采集硬件組成，系統(tǒng)采集硬件由一塊帶有雙路高速A／D和USB接口電路的底板和一塊帶有FPGA的核心板組成。雷達數(shù)據(jù)采集記錄系統(tǒng)的工作流程如圖1所示。

系統(tǒng)以臺式PC作為采集主控設(shè)備，雷達中／視頻回波信號經(jīng)A／D轉(zhuǎn)換器進行模數(shù)轉(zhuǎn)換，再由FPGA控制的核心采集模塊來完成數(shù)據(jù)的采集量化，采集模塊可以根據(jù)來自雷達系統(tǒng)的時鐘、同步觸發(fā)信號來控制對雷達回波信號的采集，然后將采集到的數(shù)據(jù)通過緩沖模塊送給USB，USB接口將數(shù)據(jù)打包傳送到臺式電腦的硬盤上以供顯示和處理使用。
FPGA與上位機間的數(shù)據(jù)交換是實現(xiàn)系統(tǒng)功能的重要一環(huán)。一方面，F(xiàn)PGA在完成對采集數(shù)據(jù)的抽取和緩沖后，采用高速的USB 2．0傳輸方式將數(shù)據(jù)實時地傳輸給上位機，使數(shù)據(jù)處理能夠順序進行；另一方面，數(shù)據(jù)采集模塊的某些參數(shù)由上位機控制面板設(shè)置后經(jīng)總線傳送給FP-GA。

2 硬件電路板設(shè)計
在本系統(tǒng)中，F(xiàn)PGA核心板擔(dān)負著數(shù)據(jù)存儲，數(shù)據(jù)傳輸控制的任務(wù)，是本系統(tǒng)最為關(guān)鍵的部分，綜合考慮系統(tǒng)資源和FPGA價格，選擇Xi-linx公司的Spartan-Ⅱ系列XC2S200芯片較為適宜，由電源轉(zhuǎn)換芯片LT1764為FPGA提供穩(wěn)定的電源電壓。其最小系統(tǒng)框圖如圖2所示。

XC2S200是推出的性價比更好的Spartan-Ⅱ系列FPGA產(chǎn)品中的一款，有著成熟的Virtex-E架構(gòu)，內(nèi)核電壓采用1．8 V，系統(tǒng)性能可達到200 MHz,系統(tǒng)門數(shù)為200 000系統(tǒng)門，內(nèi)部包括適量的分塊RAM(Block-RAM)。該芯片支持豐富的接口標準。本系統(tǒng)采用ADI公司的AD9224為A／D轉(zhuǎn)換芯片，完成雙路A／D采樣功能。其采樣頻率為40 MHz，采用位數(shù)達12位，片內(nèi)集成高性能的采樣保持放大器和參考電壓源，具有糾正錯誤輸出的邏輯功能，精確提供了在40 MSPS采樣率下12位的輸出數(shù)據(jù)，保證在完全可以運作的溫度范圍內(nèi)無漏碼。
高速的數(shù)據(jù)采集速度是保證數(shù)據(jù)采集精度的標準，但往往在數(shù)據(jù)處理時并不需要以同樣的速度來進行，否則對硬件的需求太高，成本也較高。這里采用同步FIFO、SRAM、異步FIFO相結(jié)合的方法實現(xiàn)了對采集數(shù)據(jù)的緩沖處理。同時，由于數(shù)據(jù)的傳輸速度大于AD的采樣速度，保證了采集的數(shù)據(jù)在傳輸時無遺漏。

3 軟件設(shè)計
3．1 FPGA程序設(shè)計
本系統(tǒng)采用了同步FIFO A、異步FIFO B和緩沖SRAM相結(jié)合的設(shè)計方法，共同構(gòu)成本系統(tǒng)的數(shù)據(jù)緩沖模塊。整個系統(tǒng)的詳細設(shè)計流程如圖3所示。