基于FPGA的PCM30／32路系統(tǒng)信號同步數(shù)字復(fù)接設(shè)計
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2．3 復(fù)用方法
數(shù)字復(fù)接的方法主要有按位復(fù)接和按字復(fù)接、按幀復(fù)接三種。對PCM基群信號來說，一個碼字由8位碼組成，代表一個樣值，所以該系統(tǒng)采用按字復(fù)接的方法。每個復(fù)接支路依次輪流插入8位碼組成的碼字。復(fù)接以后的合路信號碼流順序為：第1路的TS0，第2路的TS0，第3路的TS0，第4路的TS0；然后再是第1路的TS1，第2路的TS1，后面依次類推循環(huán)進行。這種方式完整保留了碼字的結(jié)構(gòu)，有利于多路合成處理和交換。按字復(fù)接方法要求設(shè)備有較大的存儲容量，至少能存儲一個碼字。
相對比而言，按位復(fù)接就是指每次只復(fù)接每個支路的一位碼字，復(fù)接后的碼序列中第1時隙中的第1位表示第1支路第1位碼，第2位表示第2支路第1位碼，后面依次類推。各路的第1位碼依次取過以后，再循環(huán)此后的各位碼，這種方法的特點是復(fù)接時每支路依次復(fù)接1 b，對設(shè)備要求簡單，但破壞了原來的樣值碼字結(jié)構(gòu)；同理而言，按幀復(fù)接是指每次復(fù)接一個支路的一幀數(shù)碼，復(fù)接后的碼元序列相當(dāng)于把按字復(fù)接中的某一時隙替換為某一個幀信號。這種復(fù)接方法的特點是：每次復(fù)接一個支路的一幀信號，因此按幀復(fù)接時不破壞原來各幀的結(jié)構(gòu)，有利于信息交換，但要求有很大容量的緩沖存儲器，電路結(jié)構(gòu)相對復(fù)雜。如圖2所示為按位復(fù)接和按字復(fù)接的原理示意圖。本文引用地址：http://2s4d.com/article/191080.htm
3 基于FPGA的同步數(shù)字復(fù)接系統(tǒng)設(shè)計與實現(xiàn)
根據(jù)系統(tǒng)實現(xiàn)功能要求的特征，本文以Verilog HDL硬件描述語言為基礎(chǔ)對電路進行功能描述，建立FPGA模型，利用綜合仿真設(shè)計工具QuartusⅡ8．0對復(fù)用端和分解端分別進行系統(tǒng)功能仿真、綜合布局布線，并結(jié)合仿真波形結(jié)果，分析說明系統(tǒng)功能實現(xiàn)的正確性。
3．1 復(fù)用端電路設(shè)計原理
復(fù)用端主要由定時時鐘輸入、時鐘分頻和復(fù)接模塊組成，電路原理框圖如圖3所示。定義一路8 MHz的定時時鐘輸入信號CLK8和4路2 048 Kb／s的PCM基群信號a，b，c，d為支路輸入。定時時鐘通過分頻產(chǎn)生一路2 MHz的模塊內(nèi)部時鐘信號，并由模塊內(nèi)部邏輯產(chǎn)生一路LD控制信號。復(fù)接器主要完成功能為在2 MB時鐘控制下，接受支路輸入的基群碼元信號，每接收到8個碼元信號后將其分別鎖存在4個支路鎖存器re-ga，regb，regc和regd中，然后在LD控制下將其搬移到32位并入串出移位寄存器，同時在8 MHz時鐘信號控制下串行輸入經(jīng)過復(fù)用的8 196 Kb高速信號e，其中LD信號的周期被設(shè)計為PCM信號的一個時隙間隔，系統(tǒng)利用時鐘的同步性可實現(xiàn)4路低速支路輸入和一路高速串行輸出，電路原理結(jié)構(gòu)圖如圖3所示。
3．2 復(fù)用端功能仿真結(jié)果分析
利用QuartusⅡ進行綜合仿真后，加載波形進行功能仿真分析。由于一幀信號碼元信息太多，為了便于分析，對仿真結(jié)果截取了一個LD周期，也即一個時隙的碼元信號復(fù)用情況。CLK2時鐘上升沿采集支路某一時隙碼元信號并存入鎖存器，為方便表示，利用十六進制數(shù)據(jù)表示信號某時刻狀態(tài)值，如圖4所示。
LD上升沿到來時刻，支路寄存器采集到的一個時隙碼元信號情況值為：rega=10010010B(92H)；regb=11010101B(D5H)；regc=11000110B(C6H)；regd=11010100B(D4H)。經(jīng)過時分同步復(fù)用后的高速輸出信號為：e=10010010110101011100011011010100B(92D5C6D4H)，信道傳輸速率提高了4倍。碼元信號復(fù)用過程及仿真波形示意如圖4所示。
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