基于串口通訊的Verilog設(shè)計(jì)

1 串口通信基本特點(diǎn)

隨著多微機(jī)系統(tǒng)的應(yīng)用和微機(jī)網(wǎng)絡(luò)的發(fā)展，通信功能越來越顯得重要。串行通信是在一根傳輸線上一位一位地傳送信息.這根線既作數(shù)據(jù)線又作聯(lián)絡(luò)線。串行通信作為一種主要的通信方式，由于所用的傳輸線少，并且可以借助現(xiàn)存的電話網(wǎng)進(jìn)行信息傳送，因此特別適合于遠(yuǎn)距離傳送。在串行傳輸中，通信雙方都按通信協(xié)議進(jìn)行，所謂通信協(xié)議是指通信雙方的一種約定。約定對(duì)數(shù)據(jù)格式、同步方式、傳送速度、傳送步驟、糾錯(cuò)方式以及控制字符定義等問題做出統(tǒng)一規(guī)定，通信雙方必須共同遵守。異步起止式的禎信息格式為：每禎信息由四部分組成：

a.1位起始位。

b.5~8位數(shù)據(jù)位。傳送順序是低位在前，高位在后.依次傳送。

c.一位校驗(yàn)位，也可以沒有。

d.最后是1位或是2位停止位。

FPGA(Field Pmgrammable Gate Array)現(xiàn)場(chǎng)可編程門陣列在數(shù)字電路的設(shè)計(jì)中已經(jīng)被廣泛使用。這種設(shè)計(jì)方式可以將以前需要多塊集成芯片的電路設(shè)計(jì)到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強(qiáng)了系統(tǒng)的可靠性和設(shè)計(jì)的靈活性。本文詳細(xì)介紹了已在實(shí)際項(xiàng)目中應(yīng)用的基于FPGA的串口通訊設(shè)計(jì)。

本設(shè)計(jì)分為硬件電路設(shè)計(jì)和軟件設(shè)計(jì)兩部分，最后用仿真驗(yàn)證了程序設(shè)計(jì)的正確性。

2 系統(tǒng)的硬件設(shè)計(jì)

本方案的異步串行通信的硬件接口電路圖如圖1所示，主要由四部分組成：RS-485數(shù)據(jù)發(fā)送模塊、FPGA串口模塊、MAX3223和DB9。各部分功能簡述如下：

RS-485數(shù)據(jù)發(fā)送模塊是將前續(xù)電路的數(shù)據(jù)發(fā)送到FPGA，供本電路處理，亦即本電路的輸入。RS485是符合RS-485和RS-4225串口標(biāo)準(zhǔn)的低功耗半雙工收發(fā)器件，有3.3V和5V兩種，在本設(shè)計(jì)中選用了3.3V的器件SP3485。SP3485的內(nèi)部結(jié)構(gòu)示意圖如圖2所示

在本設(shè)計(jì)中。485的7腳和8腳與前端信號(hào)相連接，用于接收輸入的數(shù)據(jù)。數(shù)據(jù)格式是這樣的：一幀數(shù)據(jù)有25位，報(bào)頭是16個(gè)高電平和1個(gè)低電平，接下來是8位有效的數(shù)據(jù)。傳輸速率為700k波特率。2腳是使能端，與FPGA的I/O口相連，由FPGA提供邏輯控制信號(hào)。1腳和4腳也與FPGA相連，由FPGA對(duì)輸入數(shù)據(jù)進(jìn)行處理。

圖1異步串行通信硬件接口功能框圖

圖2 SP3485的內(nèi)部結(jié)構(gòu)示意圖