基于FPGA的ARM圖像縮放器的實(shí)現(xiàn)

4 仿真與功能實(shí)現(xiàn)

在設(shè)計(jì)中，采用Verilog語言對各邏輯模塊進(jìn)行編寫設(shè)計(jì)，在開發(fā)環(huán)境Quartus II 9.1和Modelsim-altera 6.5b下完成對各模塊的時序的仿真和功能的設(shè)計(jì)和驗(yàn)證，如圖5所示為數(shù)據(jù)進(jìn)入水平插值器后的仿真結(jié)果，水平插值把原5像素插為新8像素的仿真,其中pix為待插值的5個像素，data為插值后的8個新像素。

圖5 水平插值5像素插成8像素Modelsim仿真圖

經(jīng)過對各模塊設(shè)計(jì)的仿真,并且對各模塊功能驗(yàn)證正確后，進(jìn)行系統(tǒng)整體的仿真驗(yàn)證，最終將處理完成圖像數(shù)據(jù)送到LCD上進(jìn)行顯示，經(jīng)過放大后的示例如圖6 所示。仿真驗(yàn)證表明，得到的圖像時序和數(shù)據(jù)與要求的時序一致，對于圖像數(shù)據(jù)來說雖然雙線性會對屏幕邊緣存在高頻分量的損失[4]，使輪廓稍有模糊，但是從圖像上對人眼觀看的影響很小。

圖6 經(jīng)過放大的ARM圖像信號在LCD上的顯示(XGA格式)

介紹了VESA標(biāo)準(zhǔn)中的VGA與XGA時序,通過FPGA平臺設(shè)計(jì)圖像縮放器，完成控制信號、時序信號和數(shù)據(jù)信號的同時輸入和控制，同時使用插值算法對分辨率進(jìn)行放大，達(dá)到了對ARM圖像信號的擴(kuò)展顯示。如要實(shí)現(xiàn)更多格式之間的轉(zhuǎn)換，可在程序?qū)懭敫鞣N圖像格式縮放之間的算法，如VGA、XGA、SVGA等格式。在程序中利用狀態(tài)機(jī)實(shí)現(xiàn)不同格式之間的轉(zhuǎn)換和時序的控制，加強(qiáng)縮放的范圍，擴(kuò)展其運(yùn)用。