基于VHDL的多功能可變模計(jì)數(shù)器設(shè)計(jì)

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值得注意的是，這里所設(shè)計(jì)的多功能可變模計(jì)數(shù)器具有如下特點(diǎn)：
(1)該設(shè)計(jì)的多功能可變模計(jì)數(shù)器具有多個(gè)功能控制端。因此各個(gè)控制端的優(yōu)先權(quán)順序就成為設(shè)計(jì)的關(guān)鍵，經(jīng)過理論分析和仿真調(diào)試，最終確認(rèn)的優(yōu)先權(quán)順序?yàn)椋篶lr(清零)→clk(時(shí)鐘觸發(fā))→s(置數(shù))→en(使能)→updn(計(jì)數(shù)方向)。這個(gè)優(yōu)先權(quán)順序可以有效地保證各個(gè)功能的完整實(shí)現(xiàn)，以及技術(shù)器的穩(wěn)定運(yùn)行。
(2)為了防止出現(xiàn)計(jì)數(shù)失控，大多數(shù)計(jì)數(shù)器采用給計(jì)數(shù)器增加一個(gè)復(fù)位控制端的辦法，當(dāng)發(fā)現(xiàn)計(jì)數(shù)輸出q發(fā)生了計(jì)數(shù)失控時(shí)，通過復(fù)位控制端將計(jì)數(shù)器復(fù)位來排除計(jì)數(shù)失控。這種方法雖然有效，但是每次出現(xiàn)計(jì)數(shù)失控都要手動(dòng)控制復(fù)位，給實(shí)際使用帶來了不便。該設(shè)計(jì)的多功能可變模計(jì)數(shù)器中，將當(dāng)前的計(jì)數(shù)輸出q與當(dāng)前的計(jì)數(shù)最大值m_temp進(jìn)行比較，如果q比m_temp大，則強(qiáng)制將m＿temp賦給q，這樣就可以自動(dòng)避免計(jì)數(shù)失控，不必再增加手動(dòng)的復(fù)位控制端。

3 仿真結(jié)果分析
該多功能可變模計(jì)數(shù)器在QuartusⅡ開發(fā)環(huán)境下進(jìn)行了仿真驗(yàn)證，功能仿真波形如圖4所示，時(shí)序仿真波形如圖5所示。

仿真結(jié)果分析如下：
(1)clk為時(shí)鐘信號(hào)，由時(shí)鐘信號(hào)的上升沿觸發(fā)計(jì)數(shù)；
(2)m為模值輸入端，當(dāng)其變化時(shí)，計(jì)數(shù)容量相應(yīng)發(fā)生變化；
(3)clr為清零控制端，當(dāng)其為高電平時(shí)清零；
(4)s為置數(shù)控制端，當(dāng)其為高電平時(shí)將置數(shù)輸入端d的數(shù)據(jù)加載到輸出端q；
(5)en為使能控制端，當(dāng)其為高電平時(shí)正常計(jì)數(shù)，當(dāng)其為低電平時(shí)暫停計(jì)數(shù)；
(6)updn為計(jì)數(shù)方向控制端，當(dāng)其為高電平時(shí)計(jì)數(shù)器加法計(jì)數(shù)，當(dāng)其為低電平時(shí)計(jì)數(shù)器減法計(jì)數(shù)。

4 結(jié) 語
這里所設(shè)計(jì)的多功能可變模計(jì)數(shù)器在QuartusⅡ開發(fā)環(huán)境下進(jìn)行了仿真驗(yàn)證后，下載到湖北眾友科技實(shí)業(yè)股份有限公司的ZY11EDA13BE實(shí)驗(yàn)箱中進(jìn)行了硬件驗(yàn)證。該實(shí)驗(yàn)箱使用ACEX1K系列EP1K30QC208芯片作為核心芯片．實(shí)驗(yàn)證明設(shè)計(jì)正確，功能完整，運(yùn)行穩(wěn)定。另外，該設(shè)計(jì)的多功能可變模計(jì)數(shù)器可根據(jù)需要將模值的最大值由99進(jìn)一步擴(kuò)展，獲得更高的計(jì)數(shù)模值。