基于AD9852的基準(zhǔn)源設(shè)計
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整機(jī)上電復(fù)位后，為設(shè)置某一幅值，需要將幅度控制字從高位至低位依次以并行方式寫入AD9852的地址21h、22h，VreilogHDL程序代碼如下：本文引用地址：http://2s4d.com/article/188481.htm
2．4 AM設(shè)計
基于2.3討論的幅度控制設(shè)計，加入外調(diào)制信號可進(jìn)一步實現(xiàn)AM調(diào)制，其中，外部調(diào)制信號的產(chǎn)生框圖如圖5所示：
圖5中，RAM存儲外調(diào)制信號波形，本文中需要存儲正弦波波形，由RAM和FPGA共同構(gòu)建NCO。存儲的數(shù)值由上位機(jī)計算得出，并通過FPGA寫入RAM中。RAM中的數(shù)據(jù)被FPGA讀出后，由數(shù)字乘法器對其進(jìn)行放大，乘系數(shù)因子由AM的調(diào)幅深度決定。向AD9852的地址21h、22h(幅度控制寄存器)寫入外部調(diào)制信號所對應(yīng)的波形數(shù)據(jù)，即可實現(xiàn)調(diào)制速率、調(diào)制深度均可控的AM調(diào)制。
2．5 波形輸出設(shè)計
AD9852所產(chǎn)生的信號直接由器件內(nèi)部的余弦DAC輸出，內(nèi)部不含低通濾波器，故要對其輸出信號進(jìn)行濾波處理。本文中，為了降低AD9852內(nèi)部系統(tǒng)時鐘的干擾，采用了具有下降速度更快、且較窄過渡帶特性的7階橢圓濾波器。如圖6所示。
AD9852輸出信號的幅度范圍較小，需要根據(jù)實際應(yīng)用情況進(jìn)行放大處理，本文采用運(yùn)算放大器LM7171搭建負(fù)反饋放大電路。
3 結(jié)束語
本文介紹了基準(zhǔn)源的設(shè)計方法，采用DDS技術(shù)，具有頻率分辨率高、相位連續(xù)、低相噪低雜散等優(yōu)點。基準(zhǔn)源的頻率、幅度均可控。同時，論述了AM的實現(xiàn)方法，相對于傳統(tǒng)模擬方式的設(shè)計方法，更加輕便、小巧，且線性度良好，便于校準(zhǔn)和批生產(chǎn)。該DDS已使用于便攜式信號源中，經(jīng)實測整機(jī)系統(tǒng)運(yùn)行穩(wěn)定，在總參某項目中得到實際應(yīng)用，達(dá)到了預(yù)期的目標(biāo)，具有推廣價值。
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