數字觸發(fā)器原理與亞穩(wěn)態(tài)特性

圖3.29是一個簡化的數字觸發(fā)器原理圖。在這個例子中，為放大器提供了對稱的正、負電壓。正反饋電路把電容C上的任何正電壓驅動到電源正電壓，或者把電容C上的任何負電壓驅動到電源負電壓。

當用時鐘驅動時，電路會穩(wěn)定在正電平狀態(tài)，或負電平狀態(tài)。所有的觸發(fā)器都這樣工作或具有類似的工作原理。

圖3.29下面的部分是觸發(fā)器的時序圖。在時鐘驅動時，開關S2打開很短一段時間。當S2打開時，S1關閉，將電容C充電到輸入電壓VIN。當S2又一次關閉時，周期結束，通過R1的正反饋使放大器飽和，達到高電路使狀態(tài)或低電平狀態(tài)，并保持不變。

芯片生產商通過各種各樣的電路使得S2和S1的時序很好地配合。但是無論采用什么樣的電路，觸發(fā)器總會出現來亞穩(wěn)態(tài)效應。

如果輸入信號是二進制邏輯信號，則它必然一直處于完全高電平狀態(tài)，或者完全低電平狀態(tài)。當S1關閉時，該觸發(fā)器放大器一旦進入到某種狀態(tài)，就會使電路一直保持在某個狀態(tài)，或者另外一個狀態(tài)。

如果觸發(fā)器的時鐘與輸入信號同時發(fā)生變化會怎么樣呢？當S1關閉時，電容C充電，電壓隨輸入信號的變化而變化。當打開S1時，電容C會操持在開關打開時刻的充電電壓。當S1打開時，如果數據輸入正發(fā)生變化，我們可能在電容C上鎖存一個接近零的電壓。這看起來不是很像二進制。

觸發(fā)器的建立和保持時間要求當S1打開時，數據不能發(fā)生變化。在同步數字系統內部，我們能夠保證這些要求得到滿足。而與外部的異步信號進行接口時，則不能阻止信號的時鐘沿發(fā)生變化。

當開關S2關閉時，放大器從一個狀態(tài)轉變到另外一個狀態(tài)所需要的時間取決于電壓VCO從那一刻起，放大器電壓的變化按指數函數變化，輸出電壓等于：

K是一個時間常數，與放大器帶寬和反饋器件值有關。

如果輸入電壓在采樣時刻碰巧接近于零，那么輸出從一個電源端或另一個電源端斷開可能會花費很長時間。這個變化過程稱為亞穩(wěn)態(tài)。

因為隨后的邏輯轉換需要達到90%以滿足電壓容限，因此在斷定鎖存操作完成之前必須等待放大器的響應完成。

如果輸入電壓距離零電平很接近，嚴穩(wěn)態(tài)延遲時間可能會很長。如果嚴穩(wěn)態(tài)時間為T秒，則輸入電壓和零電平之間應該相差多少呢？

將上式變換一下，設為在T時刻到達電源電壓：

其中，VIN=輸入電壓與零電平之差
T=亞穩(wěn)態(tài)延遲時間
K=取決于放大器和開關的時間常數
VCC=電源電壓

上式在采樣點處建立了輸入電壓和判決時間T之間的關系。判決時間指的是從觸發(fā)器得到響應必須等待多長的時間。

用輸入信號的上升時間，可以將電壓VIN轉換為時間偏移量。對于接近零電平的信號，其波形與上升沿變化率的斜率真成線性關系。如果輸入信號的轉換在時刻TW以內，其輸入電壓將會在VIN以內：

下式把結果都轉換到時域當中，給出了輸入信號到達時刻和等待響應時間之間的關系。

將式（）中的VIN代入式（）得到：

如果數據信號的上升沿在亞穩(wěn)態(tài)窗口正負TW之外到達，輸出延時會小于T稱。如果數據信號的上升沿在亞穩(wěn)態(tài)窗口正負TW之內到達，輸出數據的延時會大于T秒。

所有的觸發(fā)器會都表現出亞穩(wěn)態(tài)的特性，其亞穩(wěn)態(tài)窗口可以表述為：

常數C和K是所用的特定觸發(fā)器的屬性，而T是判決時間。