多個AD9779TxDAC器件的同步
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圖5. 可編程時序裕量和負(fù)載信號產(chǎn)生詳情
圖6. SYNC_I、DACCLK和DATACLK的內(nèi)部時序
圖5更詳細(xì)地顯示了圖4中虛線所示的電路。在電路內(nèi)部，F(xiàn)F5輸入端的信號相互之間必須滿足建立保持要求。FF5輸入端的無效時序可能導(dǎo)致REFCLK與數(shù)字輸入數(shù)據(jù)之間的同步丟失。此點的時序故障通常表現(xiàn)為DAC輸出噪底的提高。對于DACCLK和SYNC_I輸入，F(xiàn)F5輸入端的時序要求變?yōu)榻⒈３忠蟆?br />
改變同步輸入延遲可以有效移動REFCLK/SYNC_I的有效時序窗口。在實際應(yīng)用中，對于給定的同步輸入延遲，將產(chǎn)生一個具有給定寬度的有效REFCLK/SYNC_I時序窗口。如果時序裕量按1遞增，可以將時序裕量值設(shè)置為SYNC IRQ的設(shè)置值。將時序裕量設(shè)置為此值時，事實上是將SYNC IRQ設(shè)置為0裕量。SYNC IRQ不區(qū)別建立和保持違規(guī)引起的時序誤差。然而，根據(jù)設(shè)計，當(dāng)可編程時序裕量超過建立和保持裕量二者中的較小者時，SYNC IRQ置1.用戶可以通過提高寄存器0x06位[3:0]的值來提高時序裕量。對于0裕量，如果存在任何偏向敏感（建立或保持）特性的漂移，則SYNC IRQ置1.
事實上，DACCLK會對邊沿檢測器的輸出進(jìn)行采樣。邊沿檢測器的輸出是一個邏輯高電平寬度等于一個DACCLK周期的單脈沖。為使負(fù)載信號有效，邊沿檢測器的輸出在圍繞內(nèi)部DACCLK信號上升沿的給定時序窗口內(nèi)必須保持穩(wěn)定（高電平或低電平）。
假設(shè)可編程時序裕量設(shè)為0,并且FF5輸入端的時序有效，則FF3和FF4的Q輸出相同，SYNC IRQ處于復(fù)位狀態(tài)。在同樣的條件下，如果FF5輸入端的時序無效，則FF3和FF4的輸出不同，SYNC IRQ置1.如果FF5輸入端存在有效的時序條件，則必須將可編程時序裕量設(shè)置為大于0的值才能確定時序裕量。
設(shè)計一個在主/從同步配置下使用AD9779的系統(tǒng)時，推薦的程序是在SYNC IRQ置1前找出SYNC_O_DELAY的值（在該值時，可編程時序裕量可以設(shè)置為最大可能的值），這代表最佳的時序和最大的時序裕量。然后，用戶可以降低可編程時序裕量的值?？删幊虝r序裕量的降幅代表SYNC IRQ對漂移的敏感度。
在AD9779可以接收的高DACCLK頻率時，DACCLK和SYNC_I的有效時序窗口可能占DACCLK周期相當(dāng)大的一部分。然而，在較低的DACCLK頻率時，可編程時序裕量的范圍可能不會讓用戶有機(jī)會找到無效的時序窗口。這種情況下，用戶可以確信：在正常漂移下，AD9779不會隨溫度漂移到無效時序狀況中。
為確保同步，SYNC_I的最大速率為DATACLK/2,其中DATACLK是AD9779的輸入數(shù)據(jù)速率（不是DACCLK）。圖6給出了應(yīng)用SYNC_I的兩個可能示例。在這兩個例子中，AD9779均處于4×插值模式，SYNC_I以DACCLK/8的速度運(yùn)行。因此，4×線也是DATACLK輸出信號。在圖6 （a）中，DACCLK偏移值設(shè)為00000.在內(nèi)部SYNC_I延遲（a）信號的上升沿，DACCLK上升沿使所有DATACLK輸出位復(fù)位到0.注意，為在時間（X）設(shè)置4×線，SYNC_I延遲必須發(fā)生在相對于DACCLK的窗口（Y）。如果SYNC_I延遲（a）的發(fā)生時間略微提前或落后于此窗口，4×線的上升沿將提前或滯后一個DACCLK周期。
注意，當(dāng)DACCLK偏移值為00000時，應(yīng)用SYNC_I延遲（a）與4×線的上升沿之間存在一個DACCLK周期的延遲。
在圖6 （b）中，DACCLK偏移值在時間（Z）設(shè)為00010.因此，8×、4×和2×設(shè)為010（與DACCLK偏移位一致）。4×線（DATACLK輸出）的下一個上升沿出現(xiàn)在3個DACCLK周期之后。
如果多個DAC在某一時間窗口內(nèi)接收到SYNC_I脈沖，并且它們?nèi)季哂邢嗤腄ACCLK偏移值，則其DATACLK信號同步。因此，多個AD9779器件的數(shù)據(jù)鎖存同時發(fā)生。
在初始同步期間，2×、4×和8×計數(shù)器位可能不連續(xù)。這就是說，在初始應(yīng)用SYNC_I上升沿時，計數(shù)器可能處于這樣一種狀態(tài)，使得同步可能導(dǎo)致其改變多個值。然而，在初始同步完成后，只要SYNC_I的速度保持DATACLK/2或更慢，那么同步脈沖只會在2×、4×和8×位復(fù)位到0時出現(xiàn)。（這似乎是多余的，但在實現(xiàn)同步后，SYNC_I脈沖實際上不必應(yīng)用。）初始脈沖后的周期性SYNC_I脈沖主要用于AD9779器件失去同步這一罕有場合。電源毛刺或不良時鐘脈沖觸發(fā)系統(tǒng)中的某些但不是全部AD9779器件時，可能發(fā)生器件失去同步的情況。
時序規(guī)格。
第一個需要注意的時序規(guī)格是SYNC_I與REFCLK之間的關(guān)系，如圖7所示。從AD9779數(shù)據(jù)手冊可知，所需的時序規(guī)格為：tS = -0.2 ns,tH = 1.0 ns.
圖7. REFCLK與SYNC_I的時序關(guān)系
如果DACCLK OFFSET值被設(shè)置為非0值，則圖7所示的DACCLK信號會左移一個DACCLK周期。同樣，如果SYNC_I_DELAY被設(shè)置為非0值，則SYNC_I_DELAY每遞增一次，圖7中的SYNC_I信號就會左移AD9779數(shù)據(jù)手冊給定的SYNC_I_DELAY增量。
第二個重要時序規(guī)格是DATACLK輸出與數(shù)字輸入數(shù)據(jù)之間的時序關(guān)系，該時序信息如圖8所示。當(dāng)DATACLK_DELAY_ENABLE復(fù)位時，這些值有效。如果DATACLK_DELAY_ENABLE置1,則DATACLK發(fā)生延遲（移至圖8右側(cè)），而數(shù)字輸入數(shù)據(jù)的采樣點保持靜止。因此，tS和tH的阻擋窗口相對于DATACLK左移。DATACLK_DELAY_ENABLE置1時，每遞增一次的平均延遲和DATACLK_DELAY的增量值參見AD9779數(shù)據(jù)手冊。
圖8. 建立保持、DATACLK到輸入數(shù)據(jù)
建立保持?jǐn)?shù)據(jù)與REFCLK的關(guān)系參見AD9779數(shù)據(jù)手冊，某些應(yīng)用中該數(shù)據(jù)也是必要的。本文引用地址：http://2s4d.com/article/187056.htm
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