EDA技術在智能晶閘管觸發(fā)電路中的應用

關鍵詞：電子設備自動化；晶閘管；數(shù)字移相觸發(fā)；VHDL；相序自適

引言

移相觸發(fā)器是控制晶閘管電力電子裝置的一個重要部件，其性能的優(yōu)劣直接關系到整個電力電子裝置的性能指標，因而歷來受到人們的重視。過去常用的模擬觸發(fā)電路具有很多缺點，給調(diào)試和使用帶來許多不便。近年來，數(shù)字移相觸發(fā)技術發(fā)展極為迅速，出現(xiàn)了以單片機、專用微處理器以及可編程門陣列為核心的多種觸發(fā)器集成電路。本文使用ALTERA公司的EPF10K10芯片，采用VHDL語言設計了一種以全數(shù)字移相技術為核心、具有相序自適應以及針對調(diào)壓與整流的模式識別功能的雙脈沖列式三相晶閘管數(shù)字移相觸發(fā)電路。

1 三相晶閘管相控觸發(fā)電路工作原理

觸發(fā)電路的主要功能是根據(jù)電源同步信號以及控制信號來實現(xiàn)對晶閘管的移相控制。

對于三相全控整流或調(diào)壓電路，要求順序輸出的觸發(fā)脈沖依次間隔60。本設計采用三相同步絕對式觸發(fā)方式。根據(jù)單相同步信號的上升沿和下降沿，形成兩個同步點，分別發(fā)出兩個相位互差180的觸發(fā)脈沖。然后由分屬三相的此種電路組成脈沖形成單元輸出6路脈沖，再經(jīng)補脈沖形成及分配單元形成補脈沖并按順序輸出6路脈沖。

圖1

2 EDA設計的實現(xiàn)

此單元模塊包括PULSE（脈沖形成、調(diào)制及保護）模塊和PULSE_ASSIGN（補脈沖形成及脈沖分配）模塊。整個電路由三組相同的單相觸發(fā)脈沖形成電路組成，各相形成正負兩路觸發(fā)脈沖，6路脈沖經(jīng)補脈沖形成及分配模塊形成6路雙窄補脈沖輸出。根據(jù)同步信號a_input（或b_input，c_input）輸入的上升沿或下降沿到來時刻，采用九位計數(shù)器計數(shù)。當計數(shù)值與pulse_input端（相位控制信號輸入端）輸入的數(shù)值相等時則輸出相應的觸發(fā)脈沖。將外接系統(tǒng)時鐘進行分頻作為調(diào)制脈沖對觸發(fā)脈沖進行調(diào)制。當保護端pulse_enable輸入為‘1’時，不輸出觸發(fā)脈沖，為‘0’時則正常輸出，以此來實現(xiàn)保護功能?；驹砜驁D如圖1所示。

2.1 PULSE模塊

此模塊完成脈沖形成、調(diào)制及保護功能。次模塊電路如圖2所示，分為4部分，即A部分將同步控制脈沖信號Syn_A轉(zhuǎn)換為正負半周同步控制電平。

B部分完成移相功能。C255是255進制的計數(shù)器，其時鐘Clk2為25kHz，計數(shù)結(jié)果通過比較器T1及T2與輸入相位控制信號data進行比較。以此實現(xiàn)移相功能。

C部分通過25進制計數(shù)器C25實現(xiàn)脈寬形成功能。通過在線改變內(nèi)部參數(shù)還可以改變脈沖寬度。

D部分實現(xiàn)脈寬調(diào)制功能。

下面給出B部分VHDL硬件描述語言程序：

LIBRARYieee;

USEieee.std_logic_1164.all;

USEieee.std_logic_arith.all;

USEieee.std_logic_unsigned.all;

ENTITYpulseIS

PORT

(clk2:instd_logic;

syn_output1:instd_logic;

syn_output2:instd_logic;

pulse_data:instd_logic_vector(7downto0);

out1,out2:outstd_logic

);

ENDpulse;

ARCHITECTUREaOFpulseIS

signalout1,out2:std_logic;

signalcount1,count2:std_logic_vector(7downto0);

BEGIN

pulse_generator1:process(clk2)

begin

IFsyn_output1='0'THEN

count1="11111110";

out1='0';

elsif(clk2'eventandclk2='1')then

count1=count1－1;

if(count1>pulse_data)then

out1='0';

else

out1='1';

count1="00000000";

endif;

endif;

ENDPROCESSpulse_generator1;

pulse_generator2:process(clk2)

begin

IFsyn_output2='1'THEN

count2="11111110";

out2='0';

elsif(clk2'eventandclk2='1')then

count2=count2－1;

if(count2>pulse_data)then

out2='0';

else

out2='1';

count2="00000000";

endif;

endif;

ENDPROCESSpulse_generator2;

enda;

2．2 PULSE_ASSIGN模塊

此模塊完成補脈沖形成及脈沖分配功能。為了保證整流橋合閘后共陰極組和共陽極組各有一晶閘管導電，必須對兩組中應導通的一對晶閘管同時發(fā)觸發(fā)脈沖。例如當要求VT1導通時，除了給VT1發(fā)觸發(fā)脈沖外，還要同時給VT6發(fā)一觸發(fā)脈沖；觸發(fā)VT2時，必須給VT1同時發(fā)一觸發(fā)脈沖等。

補脈沖形成方案如下：

out1=in1orin6;

out2=in6orin3;

out3=in3orin2;

out4=in2orin5;

out5=in5orin4;

out6=in4orin1;

其中：in1，in2，in3，in4，in5，in6分別對應PULSE模塊的A相正負脈沖，B相正負脈沖、C相正負脈沖輸出。out1，out2，out3，out4，out5，out6輸出到對應整流電路中的1－6號晶閘管。

3 仿真及實驗結(jié)果

為了檢驗上述設計的有效性及可行性，分別按程序軟件仿真、單相實際電路測試和三相閉環(huán)系統(tǒng)對該觸發(fā)器的性能進行了檢驗，并取得了良好的仿真及實驗結(jié)果。

3．1 仿真結(jié)果

應用ALTERA公司的MAXPLUSII軟件對上述程序進行了仿真。圖3是6路觸發(fā)脈沖電路的仿真波形。a_input，b_input及c_input分別是間隔120的三相同步輸入信號；1，2，3，4，5，6分別是對應1－6號晶閘管門極的觸發(fā)器輸出信號，可見該結(jié)果是比較理想的。

3．2 單相實驗測試波形

針對上述的仿真結(jié)果，組成硬件實驗電路進行了測試。圖4給出了典型控制角時A相同步信號及其相應的1號晶閘管觸發(fā)脈沖波形。為了使波形更清楚些，此處給出的是沒有進行調(diào)制的觸發(fā)脈沖波形。

4 在三相整流系統(tǒng)中的應用情況

應用前述觸發(fā)脈沖形成電路及所編程序構成三相晶閘管觸發(fā)器，用于三相全控整流系統(tǒng)中。所用晶閘管型號為日本三社電機公司生產(chǎn)的PK55F120，阻性負載。結(jié)果獲得輸出電壓的連續(xù)調(diào)節(jié)，調(diào)壓范圍可以從0V到額定輸出電壓510V內(nèi)調(diào)節(jié)，對應觸發(fā)控制角α為0～120，實驗證明了該觸發(fā)器可以穩(wěn)定運行，其調(diào)節(jié)輸出連續(xù)平滑，效果令人滿意。圖5中（a）與（b）分別給出了通過霍爾電壓傳感器測得的α=60及α=0的三相全控整流電路的輸出波形。

5 結(jié)語

綜上所述，應用三相電源同步，以FPGA器件為核心，通過軟件在線編程的方法，可以制作成三相相序自適應晶閘管觸發(fā)器。理論分析和仿真及實驗結(jié)果都證明了該三相觸發(fā)器設計簡單可行。這種方法使整個觸發(fā)器的功能用一片集成電路芯片實現(xiàn)，因而抗干擾能力強，并且硬件和軟件都十分節(jié)省，毫無疑問其在以晶閘管為主功率器件的電力電子變流設備中有廣闊的應用前景。