解析基于開關(guān)電源驅(qū)動(dòng)的高速ADC設(shè)計(jì)方案

作者：時(shí)間：2012-05-24 來源：網(wǎng)絡(luò)

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實(shí)驗(yàn) 5

將一個(gè)8Ω功率電阻連接到5V電源，類比如現(xiàn)場(chǎng)可程式設(shè)計(jì)閘陣列(FPGA)等額外負(fù)載。TPS5420必須提供更高的輸出電流，并更努力地驅(qū)動(dòng)其內(nèi)部開關(guān)，因而產(chǎn)生更大的輸出突波。通過重復(fù)進(jìn)行‘實(shí)驗(yàn)2’、‘實(shí)驗(yàn)3’和‘實(shí)驗(yàn)4’可以測(cè)試這種配置。

測(cè)量結(jié)果

我們利用輸入訊號(hào)頻率掃描對(duì)比了5個(gè)實(shí)驗(yàn)。先使用135MSPS裱速率然后使用80MSPS裱速率對(duì)叁個(gè)ADS5483EVM實(shí)施了這種實(shí)驗(yàn)，均沒有觀察到巨大的性能差異。

在使用135MSPS裱速率情況下，SNR和SFDR的頻率掃描如圖5所示。

圖5;10到130MHz輸入頻率掃描。

在10到130MHz輸入頻率下SNR的最大變化約為0.1dB。SFDR結(jié)果也非常接近;在某些輸入頻率(例如：80MHz)下，可以觀測(cè)到下降1至2dB。

5個(gè)實(shí)驗(yàn)的FFT曲線圖對(duì)比(請(qǐng)參見圖6)顯示雜訊底限或突波振幅沒有出現(xiàn)較大的增加。使用LDO清除開關(guān)雜訊使得輸出頻譜看起來幾乎與乾凈5V實(shí)驗(yàn)室電源完全一樣。

圖6：500kHz偏置突波65k點(diǎn)FFT圖。

去除LDO以后，我們觀測(cè)到從交換式穩(wěn)壓器產(chǎn)生了兩個(gè)突波，其具有一個(gè)來自10MHz輸入音調(diào)的約500kHz頻率偏置。RC緩n器電路降低這些突波振幅約3dB，從約-108dBc降到了約-111dBc。這一值低于ADS5483的平均突波振幅，其顯示ADS5483可在不犧牲SNR或SFDR性能的情況下直接由一個(gè)交換式穩(wěn)壓器來驅(qū)動(dòng)。

RC緩沖器

降壓穩(wěn)壓器輸出能夠以相當(dāng)高的開關(guān)速度對(duì)非常大的電壓實(shí)施開關(guān)作業(yè)。本文中，將TPS5420的輸入電壓軌設(shè)定為10V，我們可在輸出端觀測(cè)到許多過n和振鈴，如圖7a所示。為了吸收一些電源電路電抗能量，我們將RC緩n電路添加到了TPS5420的輸出(請(qǐng)參見圖7b)。該電路提供了一個(gè)高頻接地通路，其對(duì)過n起到了一些阻滯作用。圖7a顯示RC緩n器降低過n約50%，并且?guī)缀跬耆苏疋?。我選用了R=2.2Ω和C=470pF的元件值。穩(wěn)壓器的開關(guān)頻率圍可以為500kHz到約6MHz，具體取決于u造廠商，因此可能需要我們對(duì)R和C值進(jìn)行調(diào)節(jié)。這種解決方案的代價(jià)是帶來一些額外的分流電阻AC功耗(管電阻非常小)，其降低穩(wěn)壓器總功效不足1%。