用FIFO設計A/D與DSP之間的接口

關鍵詞：A/D；DSP；FIFO

１　前言

在使用ＣＣＤ對非透明薄板厚度的測量系統(tǒng)設計中，筆者采用高速Ａ／Ｄ和ＤＳＰ等器件設計信號采集和處理電路來確定ＣＣＤ的像點位置。其具體電路如圖１所示，該信號采集和處理電路由ＣＣＤ驅動電路、加法電路、濾波放大等信號預處理電路、Ａ／Ｄ轉換電路、ＦＩＦＯ、ＤＳＰ電路、時序與邏輯控制產(chǎn)生電路、ＵＳＢ總線接口電路等組成。其中ＤＳＰ芯片選用ＴＩ公司生產(chǎn)的ＴＭＳ３２０Ｃ６２１１高速數(shù)字信號處理芯片?它主要用于對Ａ／Ｄ轉換后的數(shù)據(jù)進行插值和重心算法處理，從而確定ＣＣＤ上像元的位置，然后把處理后的數(shù)據(jù)通過ＵＳＢ總線傳輸?shù)剑校脵C進行厚度計算、結果顯示、存儲等后續(xù)處理。該電路所需的時鐘信號和采樣邏輯控制時序由一片ＦＰＧＡ芯片產(chǎn)生。

當模擬信號由ＡＤＣ轉換成數(shù)字信號后，往往都需要輸入ＤＳＰｓ的ＣＰＵ作進一步處理。但Ａ／Ｄ轉換后數(shù)據(jù)輸出與ＤＳＰ的讀外部數(shù)據(jù)的時鐘很難精確地配合。即使ＤＳＰ能讀取到外部總線上的數(shù)據(jù)，由于Ａ／Ｄ速率是４ＭＨｚ，ＤＳＰ外部存儲器時鐘為９０ＭＨｚ，為了讀到總線上的數(shù)據(jù)，ＤＳＰ外部存儲器讀寫時鐘也必須控制在４ＭＨｚ，這樣就大大降低了ＤＳＰ的使用效率，同時再加上ＤＳＰ處理數(shù)據(jù)也需要一定的時間，而不能一味地讀取外部數(shù)據(jù)。所以，為了控制方便，避免數(shù)據(jù)丟失，設計時應采用小容量的ＦＩＦＯ作為兩者之間的接口。本設計選用的ＦＩＦＯ芯片是Ｃｙｐｒｅｓｓ公司的ＣＹ７Ｃ４２５－２５ｎｓ。該芯片容量為１ｋ９ｂｉｔ，存取時間最大為２５ｎｓ，讀寫周期最小為３５ｎｓ。該器件具有半滿（ＨＦ）、全滿（ＦＦ）和空（ＥＦ）三個標志位輸出，可以同時滿足深度和寬度級聯(lián)的需要。

圖1

２　ＤＳＰ與ＦＩＦＯ芯片的工作原理

２．１ ＦＩＦＯ讀寫過程

ＦＩＦＯ的一次讀寫過程如圖２所示，由于ＦＩＦＯ是順序讀取數(shù)據(jù)，因此?只需提供讀寫和其它控制信號線，而不需要一般ＲＡＭ所需的地址線。若將兩路Ａ／Ｄ輸出的數(shù)據(jù)存入ＦＩＦＯ中，每片ＦＩＦＯ用８ｂｉｔ?兩片ＦＩＦＯ即可級聯(lián)構成１６ｂｉｔ的數(shù)據(jù)寬度。由于ＦＩＦＯ采用的是５Ｖ供電，所以經(jīng)電壓轉換器件７４ＬＶＴＨ２４４可將５Ｖ數(shù)據(jù)信號電平轉換成３．３Ｖ，然后與ＤＳＰ的１６Ｂｉｔ外部數(shù)據(jù)總線相連。再由ＦＩＦＯ的半滿信號ＨＦ作為外部中斷信號，當ＦＩＦＯ存儲器半滿時，便可由ＨＦ經(jīng)邏輯處理后向ＤＳＰ發(fā)出中斷申請ＩＮＴ４。由于外部ＦＩＦＯ占用著ＤＳＰ的ＣＥ０空間，所以讀信號的邏輯關系為：Ｒ＝ＣＥ０＋ＡＲＥ，啟動ＤＳＰ 的ＥＤＭＡ（Ｅｎｈａｎｃｅｄ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）通道傳輸，可將ＦＩＦＯ中的數(shù)據(jù)讀入內(nèi)部ＲＡＭ中，這樣，在ＦＩＦＯ輸出數(shù)據(jù)的同時，也將Ａ／Ｄ轉換的數(shù)據(jù)寫入了ＦＩＦＯ中，從而達到了同時讀寫的目的。使用ＥＤＭＡ方式傳輸數(shù)據(jù)的好處在于：ＥＤＭＡ控制器可以獨立于ＣＰＵ工作，從而可方便地實現(xiàn)片內(nèi)存儲器、片內(nèi)外設以及外部存儲空間之間的數(shù)據(jù)轉移。由外部中斷ＩＮＴ４啟動ＥＤＭＡ傳輸，可以大大提高傳輸速率和ＣＰＵ的工作效率。ＤＳＰ讀完２０４８個數(shù)據(jù)后即開始處理，處理完后便可以在一次掃描結束與下一次掃描尚未開始的時間內(nèi)將１６Ｂｉｔ計算結果數(shù)據(jù)輸出，總的處理時間為一個幀周期。ＦＩＦＯ的寫信號可由ＦＰＧＡ產(chǎn)生，并可在Ａ／Ｄ轉換結束后向ＦＩＦＯ寫數(shù)據(jù)。另外，在每一幀處理之后，還應由ＦＰＧＡ輸出控制信號以對ＦＩＦＯ進行初始化，然后重新輸入下一幀數(shù)據(jù)。

２．２ ＤＳＰ的讀時序設計

ＤＳＰ可以通過硬件的ＡＲＤＹ信號和軟件設置來達到與異步外設之間進行通訊的目的。ＤＳＰ工作時，硬件ＡＲＤＹ信號應始終有效。而如果采用軟件設置方法，則設計時需要考慮以下幾點：

(１)ＳＥＴＵＰ≥１；

(２)ＳＴＲＯＢＥ≥?ｔａｃｃ＋ｔｓｕ）ＥＣＬＫ；

(３)ＳＴＯＢＥ≥ｔｒｐ ＥＣＬＫ;

(４)ＳＥＴＵＰ＋ＳＴＲＯＢＥ＋ＨＯＬＤ≥ｔｒｃ ＥＣＬＫ;

其中，ＳＥＴＵＰ、ＳＴＲＯＢＥ和ＨＯＬＤ是需要在ＥＭＩＦ ＣＥ０空間控制寄存器中配置的讀信號的三個狀態(tài)信號；ｔａｃｃ是ＦＩＦＯ的存取時間（≤２５ｎｓ），ｔｓｕ是數(shù)據(jù)建立時間（≥１５ｎｓ），ｔｒｐ是讀脈沖寬度（≥２５ｎｓ），ｔｒｃ是ＦＩＦＯ的讀周期（≥３５ｎｓ）。由于本設計中ＤＳＰ的內(nèi)部時鐘為１５０ＭＨｚ，外設時鐘ＥＣＬＫ為９０ＭＨｚ，所以，最后設定ＳＥＴＵＰ＝１、ＳＴＲＯＢＥ＝２、ＨＯＬＤ＝２來滿足ＤＳＰ與異步ＦＩＦＯ接口的要求。

２．３ 軟件設計

圖３所示是該系統(tǒng)中ＤＳＰ的軟件流程圖。由于ＴＭＳ３２０Ｃ６２１１采用ＲＯＭ加載的芯片自舉模式，因此，在芯片復位過程中，ＥＤＭＡ將從位于外部ＣＥ１空間的ＥＥＰＲＯＭ中拷貝１ｋＢ數(shù)據(jù)到地址０處，并在傳輸結束后，使ＣＰＵ退出復位狀態(tài)，同時從地址０處開始執(zhí)行指令。由于主程序大小要大于１ｋＢ，所以需要編寫ＢＯＯＴ ＬＯＡＤ（大小小于１ｋＢ）程序，以使其在復位后將程序從外部ＥＥＰＲＯＭ拷貝到內(nèi)部程序ＲＡＭ中運行。在圖３所示的主程序流程圖中，當系統(tǒng)上電復位后，首先應進行ＤＳＰ的初始化，接著進行ＥＤＭＡ的中斷使能和初始化，然后由ＦＩＦＯ的半滿信號啟動ＥＤＭＡ傳輸和由其觸發(fā)中斷程序。當傳輸完一組２０４８個數(shù)據(jù)后，再根據(jù)重心算法求出ＣＣＤ像點的位置，之后便可開始下一次循環(huán)。

３　結束語

在高速數(shù)據(jù)采集電路中，使用ＦＩＦＯ設計ＤＳＰ芯片和Ａ／Ｄ轉換器的接口電路具有設計簡單、控制方便等優(yōu)點，可大大提高ＤＳＰ的使用效率。