面向系統(tǒng)LSI開發(fā)的高速、低功耗微型平臺

基于ARM CPU并集成了外圍功能(如實時操作系統(tǒng)定時器等)的μPLAT系列是一種基本系統(tǒng)級LSI開發(fā)平臺。高速及低功耗的μPLAT-92平臺專為W-CDMA、PDA及其它便攜式終端(如互聯(lián)網(wǎng)設(shè)備)應(yīng)用而開發(fā)。μPLAT-92是以硬IP為特征的硬件開發(fā)與集成環(huán)境的平臺總稱：μPLAT-92內(nèi)核包括一顆ARM920T CPU及運行操作系統(tǒng)所需的最少外圍I/O器件；電源管理IP及原型板也包括在內(nèi)。這不僅能提高系統(tǒng)級LSI的運行速度及降低其功耗，而且還能縮短規(guī)模不斷提高的大型系統(tǒng)級LSI的開發(fā)時間，并使用戶能專注于其自身的定制應(yīng)用開發(fā)與質(zhì)量改進。

μPLAT-92的架構(gòu)

在探索將減少尺寸和重量與高速性能相結(jié)合的過程中，許多系統(tǒng)LSI設(shè)計者正在努力減少規(guī)模日益擴大的開發(fā)周期，并保持或提高產(chǎn)品質(zhì)量。但他們同時也面臨以下似乎無法逾越的障礙：

1．隨著CPU外圍電路運行速度加快，臨界路徑出現(xiàn)且不能對時序設(shè)計進行約束；

2．功耗隨運行速度的提高而增加；

3．必須將外圍IO及外部接口電路設(shè)計成能適應(yīng)高速、低功耗運行以及實時操作系統(tǒng)指令執(zhí)行(定時器及中斷等)。

μPLAT即是一種用來解決上述問題的解決方案。

(1)硬件結(jié)構(gòu)

μPLAT-92的硬件組成如圖1所示。

μPLAT-92包括μPLAT-92內(nèi)核及外圍IP，即時鐘發(fā)生器模塊(CGB)、μPlat功率控制(PPWC)、功率下降覆蓋(PDW)等。μPLAT-92內(nèi)核則包括一個ARM920T CPU、一個外部存儲控制器(MemCon)、中斷控制器(IntCon)、操作系統(tǒng)定時器(定時器)、串行接口(SIO)、包含電源管理的系統(tǒng)控制器(SysCon)以及一個測試接口(TIC)等。ARM公司推薦的AMBA總線被用作芯片總線。AMBA總線包括高速系統(tǒng)總線、高級高性能總線(AHB)、中/低速系統(tǒng)總線以及高級外圍總線(APB)。AHB用來與μPLAT-92內(nèi)核連接。

μPLAT-92內(nèi)核提供一個0.16μm的CMOS處理硬件IP。

(2)電源管理

電源管理功能由電源管理IP(CGB、PPWC及PDW)來實現(xiàn)，并與μPLAT-92內(nèi)核相結(jié)合。電源管理IP列于表1中。

μPLAT-92具有基于時鐘調(diào)整、單個時鐘暫停、所有時鐘暫停及電源關(guān)斷操作的電源管理功能，可按工作時鐘頻率的精細劃分來進行動態(tài)切換。

電源管理的軟件控制通過提供運算電源管理功能(采樣)來實現(xiàn)，以便于用戶整合復(fù)雜的電源管理控制。

圖2為電源管理架構(gòu)框圖。如果電路是用具有標準門限電壓的晶體管(MVt晶體管)來構(gòu)建，則高速時鐘操作是可能的，但時鐘暫停時的電流(泄漏電流)將大于高門限電壓晶體管(HVt)的電流。在便攜式設(shè)備及類似應(yīng)用中，待機模式下的功耗較低，但高速運行要求滿負荷工作，故減少泄漏電流非常重要。

在μPLAT-92中，通過待機時關(guān)斷MVt晶體管模塊的電源，可解決上述問題，以提供具有極低待機泄漏電流、以及峰值使用時具有高時鐘速度的LSI。

μPLAT-92的開發(fā)

在開發(fā)μPLAT-92的過程中，所有設(shè)計階段都采用了以下EDA工具及技術(shù)，以提高設(shè)計質(zhì)量及縮短設(shè)計時間。

前端設(shè)計階段使用RTL檢查器及代碼覆蓋工具來提高質(zhì)量。此外，為達到一般可用性，必須假設(shè)一些特定情況，故使用了一種可進行隨機分析的Specman Elite。而且為了縮短設(shè)計周期，在進行后端設(shè)計之前，使用了一種名為Physical Compiler的綜合工具，它具有出色的后布局時序預(yù)測能力，用于減少被后端駁回的情況。在其最后階段，使用了一種系統(tǒng)級約束(SLC)流程(利用時序約束來從前端進行布局設(shè)計)，以減少由于時序不當而導(dǎo)致的布局拒絕情況，并因此而實現(xiàn)早期時序壓縮。

在早期開發(fā)階段引入仿真以便通過運行檢查及對OS所有功能(普通及電源管理)的競爭測試來提高硬件穩(wěn)定性。圖3顯示這類仿真的一種設(shè)置：其中用一個Aptix System Explorer MP3C來作為仿真器，它通過以太網(wǎng)將網(wǎng)表從工作站下載至FPGA上，并通過并行JTAG從PC上下載用于分析的測試模型(TP)。在PC與仿真器之間連接了一個用于測試μPLAT-92內(nèi)部SIO的串行端口接收器。以此種方式，可于晶圓制造以前進行精確仿真實時工作的分析，從而幫助提高μPLAT-92內(nèi)核的質(zhì)量并縮短開發(fā)周期。

硬件開發(fā)環(huán)境

(1) μPLAT-92原型板

圖4為μPLAT-92原型板組成框圖。該原型板包括：一個包括μPLAT-92內(nèi)核、電源管理IP及ETM9(嵌入式跟蹤宏)的評估芯片；一個包含與AMBA AHB、GPIO、UART及DMAC等相連的AHB-APB橋路的FPGA(標準)；一個用戶FPGA(可選)；以及構(gòu)成用戶擴展接口的APB、AHB及EXMEM連接器。

采用一個JTAG接口及一個實時跟蹤端口來進行調(diào)試。一臺PC通過Oki-ADI(ARM調(diào)試接口板)與JTAG接口連接，并通過在PC上運行ARM的軟件開發(fā)工具套件(SDT)來進行軟硬件調(diào)試。

利用此原型板，我們可以將集成在系統(tǒng)級LSI中的硬件電路部署在可選的FPGA上，或部署在AHB/APB/EXMEM擴展板上的FPGA上，并在制造該系統(tǒng)LSI之前對其功能及工作特性進行分析。

(2)測試基準

圖5為我們開發(fā)的系統(tǒng)級LSI仿真環(huán)境測試基準，該仿真環(huán)境可對含有外圍邏輯的μPLAT-92內(nèi)核模型及系統(tǒng)LSI模型進行時序仿真。

ARM SDT對用C語言及匯編語言創(chuàng)建的測試模型進行編譯后生成的文件以及用于規(guī)定時鐘頻率設(shè)置及存儲器屬性的CONF文件被輸入至測試基準中，該基準運行于μPLAT-92中同一個時鐘發(fā)生器電路所產(chǎn)生的參考時鐘上。此設(shè)置允許進行與μPLAT-92模型、用戶電路模型及IP模型有關(guān)的時序仿真。