LMS自適應(yīng)濾波器在激波報靶系統(tǒng)中的應(yīng)用

4 自適應(yīng)濾波器的 FPGA實現(xiàn)
4.1 N階 FIR濾波器模塊的設(shè)計

在設(shè)計中，為了節(jié)省 FPGA的內(nèi)部資源，提高利用效率，此處采用串行乘加的方法實現(xiàn)。 FIR濾波器模塊實現(xiàn) 16階的 FIR濾波，輸入量主要包括 AD轉(zhuǎn)換后的激波信號數(shù)據(jù)的輸入和權(quán)值系數(shù)的輸入，xin是 AD轉(zhuǎn)換后的輸出信號，為 12位字寬，其中 1位符號位，10位精度位，將此信號存儲在深度為 N的 RAM中作為 16階 FIR濾波器的輸入；FIR的權(quán)系數(shù) win存儲在另外一個 RAM中，字寬 16位，其中最高位為符號位。通過控制模塊輸出地址信號控制讀各個存儲模塊的讀寫動作，此處的乘法器為 28位有符號數(shù)的乘法器，加法器完成累加任務(wù)，當(dāng) 16階乘法以及累加運算做完后，由控制模塊輸出 youten信號，對鎖存的數(shù)據(jù)進(jìn)行有效截取，然后輸出。其實現(xiàn)的框圖如圖 3所示。在該設(shè)計中，采用 VHDL語言編程完成，生成對應(yīng)的頂層原理符號，然后按設(shè)計方案把它們連接成頂層原理圖。

4.2控制模塊本模塊主要是控制從激波數(shù)據(jù)輸入模塊和權(quán)系數(shù)輸入模塊讀取數(shù)據(jù)輸入信號和權(quán)系數(shù)到乘法器的輸入端，同時還控制累加器完成累加任務(wù)，然后產(chǎn)生一個使能信號，對輸出數(shù)據(jù)進(jìn)行截取操作，然后輸出到下一級模塊中。本模塊為整個系統(tǒng)的核心部分，它主要完成：初始化各個模塊；根據(jù)系統(tǒng)時鐘產(chǎn)生各個模塊的控制信號，控制每個單元完成特定的工作；采用整體流水線和局部流水線的方式，協(xié)調(diào)各個模塊工作，從而提高整個濾波系統(tǒng)的整體性能。
4.3計算模塊

本模塊包括：誤差計算模塊和權(quán)值計算模塊。誤差模塊實際就是一個減法器，主要計算 FIR濾波器輸出和期望值之間的誤差，然后，在控制模塊的作用下，當(dāng)誤差滿足設(shè)計要求時，便使能其輸出，得到最終的輸出結(jié)果。在權(quán)值計算模塊中，綜合考慮收斂性和設(shè)計實現(xiàn)，設(shè)定 u=1/4092，即 u=10H，這樣只需對誤差計算模塊的誤差輸出進(jìn)行移位運算即可實現(xiàn)，省掉了乘法器的使用，節(jié)省了 FPGA資源，提高了計算速度，另外，在計算 2ue(k)x(k)時，可以在 e(k)與 x(k)相乘后直接右移 12位，即可得出權(quán)值變量。
5 自適應(yīng)濾波器的仿真與校驗
在 Quartus II6.0綜合環(huán)境下，首先對輸入設(shè)計文件（ .vhd、.bdf）進(jìn)行編譯（包括建庫、
邏輯綜合、器件適配、仿真數(shù)據(jù)截取等），系統(tǒng)自動編譯完成后自動生成 .pof文件，然后通過 JTAG下載電纜把 .pof文件下載到 FPGA器件中即可。本設(shè)計選用 CycloneII系列的 EP2C8Q208C8芯片，系統(tǒng)時鐘為 20MHz，輸入信號、參考輸入和濾波器輸出都是 12位，考慮到 FPGA還要實現(xiàn)其它功能，因此在進(jìn)行系統(tǒng)的芯片選型時，留有較大的冗余量。實驗時，調(diào)試電路板從計算機中讀取輸入數(shù)據(jù)到 FPGA中，然后經(jīng)過 FPGA處理后，將處理的數(shù)據(jù)送回計算機中。
仿真時，設(shè)期望信號為 900，輸入信號為 500，實際輸出為 895，誤差為 5，在 63.2us處收斂到穩(wěn)定狀態(tài)。其時序仿真波形如圖 4所示。