高速同步數(shù)據(jù)采集平臺的實現(xiàn)
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2．1 高速數(shù)據(jù)合并器
數(shù)據(jù)合并器的主要工作是產(chǎn)生同步信號，并對64路高速串行上傳數(shù)據(jù)進行同時的接收、合并，并通過以太網(wǎng)實時上傳。因此主要有以下性能需求：同步信號的產(chǎn)生；多路高速數(shù)圖1據(jù)接收，64路每路數(shù)據(jù)流為1638400bit／s；多路高速數(shù)據(jù)接收下來后以以太網(wǎng)實時上傳，速度是25Mbit／s。
項目采用以下解決方案：
(1)同步信號的產(chǎn)生由單獨的MCU處理器來實現(xiàn)，其不僅產(chǎn)生同步信號，同時負(fù)責(zé)相關(guān)數(shù)據(jù)協(xié)議的處理。
(2)高速數(shù)據(jù)的接收，需要用FPGA的同步處理能力，單獨設(shè)置64個串行接口模塊，分別接收緩沖的高速數(shù)據(jù)。
(3)高速數(shù)據(jù)上傳也要通過FPGA實現(xiàn)對接收到的數(shù)據(jù)實時上傳至XILINX的XC3S4000來實現(xiàn)。
整個系統(tǒng)的硬件框圖如圖2所示。本文引用地址：http://2s4d.com/article/159579.htm
2．2 傳感器數(shù)據(jù)采集器
傳感器數(shù)據(jù)采集器的主要功能是接收合并器的同步時鐘信號，并利用AD對傳感器信號進行采集，按自定協(xié)議將數(shù)據(jù)通過光纖上傳至合并器。主要的指標(biāo)如下：采樣頻率為每秒12800次(12．8kHz)；每終端需要同時采集8路傳感器信號，每信號不低于16位。
采用TMS320F2812的串口來實現(xiàn)同步信號的接收與采集。8路同步采集用8個16位AD來實現(xiàn)。
與合并器的數(shù)據(jù)通訊同樣要考慮光纖模塊，考慮保證AD轉(zhuǎn)換16位的精度，所以選擇ADS8342。在以上硬件的基礎(chǔ)上，系統(tǒng)利用軟件完成對傳感器的高速數(shù)據(jù)采集。
3 系統(tǒng)軟件部分說明
整個系統(tǒng)的軟件組成主要在三個不同設(shè)備上實現(xiàn)，一是基于工業(yè)計算機板卡的wince上的中心數(shù)據(jù)處理控制程序，主要實現(xiàn)對采集后的數(shù)據(jù)的處理運算，并下發(fā)控制指令，二是基于XINLINX的FPGA平臺的數(shù)據(jù)匯總程序與指令下發(fā)程序，三是基于DSP 2812的數(shù)據(jù)采集終端部分的數(shù)據(jù)采集、上傳、指令接收等程序。
3．1 數(shù)據(jù)合并器同步與數(shù)據(jù)采集程序
數(shù)據(jù)合并器是對采集器進行下行通訊管理的通道，主要負(fù)責(zé)產(chǎn)生同步信號的，收集串口數(shù)據(jù)上傳等功能。其中下行信息主要有同步采集時鐘信號、時間校準(zhǔn)信息、控制信息，以及參數(shù)信息。其中以同步采集時鐘最為關(guān)鍵，主要是要給采集器一個統(tǒng)一的采集節(jié)拍。
對于上行數(shù)據(jù)而言，采用FIFO原理，將所有的串口緩存進行緩沖，并形成一個按協(xié)議要求的數(shù)據(jù)包，從而實現(xiàn)數(shù)據(jù)的統(tǒng)一上傳。FIFO原理從硬件的角度來看，是一塊有兩個端口的數(shù)據(jù)內(nèi)存，一個端口用來寫入數(shù)據(jù)；另一個用來讀出數(shù)據(jù)。與FIFO操作相關(guān)的有兩個指針，寫指針指向要寫的內(nèi)存部分，讀指針指向要讀的內(nèi)存部分。FIFO控制器通過外部的讀寫信號控制這兩個指針移動，并由此產(chǎn)生FIFO空信號或滿信號。數(shù)據(jù)是由某一個時鐘域的控制信號寫入FIFO，而由另一個時鐘域的控制信號將數(shù)據(jù)讀出FIFO。
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