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ISE入門三部曲

作者：lianggui5 時間：2013-08-20 來源：電子產(chǎn)品世界

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　　此時我們可以查看RTL級的原理圖，雙擊 View RTL Schematic，并選擇Start With a schematic of the top-level block，點擊OK如圖13所示，然后將出現(xiàn)一個模塊，上面有我們寫的輸入輸出。

本文引用地址：http://2s4d.com/article/159138.htm

　　雙擊模塊，將出現(xiàn)如圖14所示的原理圖，查看原理圖，可以查看原理圖是否與自己的設(shè)計一致，利于檢查連線錯誤等。如果邏輯比較簡單，查看原理圖即可知道設(shè)計的目標(biāo)是否達到，例如本例中的8路選擇器，從綜合生成的原理圖可以看出，正常情況(Reset_n信號無效)是一個8路選擇器，復(fù)位時輸出為零;當(dāng)邏輯比較復(fù)雜時，原理圖龐大，無法仔細去比對是否達到自己的目的，此時就需要進行軟件仿真。

　　那么我們首先編寫TestBench程序，點擊菜單欄的Project(或者右鍵單擊到工程的文件)，NewSource 選擇 Verilog Test Fixture，輸入文件名TestModule ,點擊Next,選擇要關(guān)聯(lián)的源文件，這里只有一個源文件 Test8to1,如果有多個源文件，則需選擇對應(yīng)的需要仿真的文件，然后點擊Next。

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關(guān)鍵詞： ISE 8路選擇器 Verilog 工程建立 入門 常見錯誤

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