安捷倫科技突破性的SerDes 專利半導體核心技術可以在每個芯片中集成150條信道

與以往相比，突破性的IP Core可以在一個芯片上集成更多的SerDes信道。通過集成多條信道，網(wǎng)絡設備制造商(NEMs)可以提高SerDes系統(tǒng)設計的可靠度，縮小其尺寸、并降低其復雜程度及成本，實現(xiàn)下一代高帶寬網(wǎng)絡和存儲系統(tǒng)。

安捷倫科技公司半導體產(chǎn)品事業(yè)部大中國區(qū)總經(jīng)理趙子澤先生表示：“安捷倫已經(jīng)成為嵌入式SerDes技術的領導者。本次推出的新產(chǎn)品進一步強化了我們在該領域的領導地位。我們希望為廣大客戶及時、大批量地提供這些復雜的高性能芯片，使他們能從這種突破性的技術中受益?！?/P>

安捷倫在ASIC領域的能力基于該公司設計支持超高SerDes信道數(shù)的高晶體管ASIC的經(jīng)驗。安捷倫曾經(jīng)在一個CMOS(互補金屬氧化物半導體)芯片上集成了50多條2.5 Gb/s的發(fā)射和接收信道；而后，又生產(chǎn)了一種集成了36條多速率SerDes信道的ASIC，每條信道的工作速率高達3.125 GB/s。

安捷倫新推出的嵌入式SerDes Core展示了業(yè)內(nèi)最低的抖動性能。抖動性能是用來衡量網(wǎng)元的工作性能的一個關鍵指標，抖動越低，性能越好。網(wǎng)絡中感應到的任何相位偏差或抖動都可能會導致傳輸質(zhì)量下降、誤碼和數(shù)據(jù)丟失。安捷倫新推出的SerDes Core的均方根(RMS)低于2皮秒，實現(xiàn)了優(yōu)秀的隨機抖動性能，可以在網(wǎng)絡設備背板應用中支持優(yōu)于10-17的誤碼率(BER)。BER表明了一個比特被誤釋的概率，BER越低，數(shù)據(jù)傳輸越可靠、一致性越高。

安捷倫提供的新型0.13微米SerDes Core，可以組合在超高信道數(shù)的芯片中。低功率 Core的典型工作功率為75mW，符合XAUI、光纖通道和InfiniBand標準。它還帶有可以選擇的參考時鐘，并支持背板應用和芯片到芯片應用。其最大可用行程 (定義為一串連續(xù)的1或0) 超過100位，高于SONET/SDH要求。

安捷倫擁有二十多年的ASIC設計和制造經(jīng)驗，開發(fā)出了一流的分層設計方法和試驗設計功能。安捷倫在設計和制造這些芯片時，保持著很高的一次合格率。這些優(yōu)勢與完整的專利產(chǎn)品系列相結合，便于為通信、影像和計算等多種應用領域迅速提供優(yōu)質(zhì)、高性能的ASIC。如需更多信息，請訪問網(wǎng)址：www.agilent.com/semiconductors。