毫米波發(fā)射端中頻調(diào)制的實(shí)現(xiàn)
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在比較了3種芯片的雜散性能和頻率分辨率等性能參數(shù)的基礎(chǔ)上，可得出AD9857的工作頻率最高，由于集成的高速直接數(shù)字合成器輸出頻率要小于系統(tǒng)時(shí)鐘的43％，因此輸出頻率范圍最大。此外AD9857內(nèi)部的14位高性能高速數(shù)／模轉(zhuǎn)換器，可提高系統(tǒng)的集成度和穩(wěn)定度。綜上所述，本文采用AD9857實(shí)現(xiàn)毫米波系統(tǒng)數(shù)字上變頻。
4 中頻調(diào)制設(shè)計(jì)
本設(shè)計(jì)采用基于DDS技術(shù)的正交上變頻器AD9857與FPGA相結(jié)合的方案實(shí)現(xiàn)70 MHz中頻的QDPSK調(diào)制。系統(tǒng)框圖如圖2所示。本文引用地址：http://2s4d.com/article/156996.htm
由圖2可知，基于EP1Cl2F324的FPGA主要實(shí)現(xiàn)基帶信號(hào)處理、FPGA與AD9857的串口通信、FPGA與AD9857的并口通信和時(shí)鐘控制設(shè)計(jì)。
信源首先經(jīng)串并轉(zhuǎn)換將輸入的單路串行數(shù)據(jù)轉(zhuǎn)換為雙路并行數(shù)據(jù)，經(jīng)過串并轉(zhuǎn)換產(chǎn)生的數(shù)據(jù)速率減半，再經(jīng)過“差分編碼”轉(zhuǎn)換為相對(duì)碼，通過并口送入AD9857進(jìn)行絕對(duì)調(diào)相。在FPGA與AD9857串口通信中，當(dāng)CS為低電平時(shí)，開啟AD9857的串口，F(xiàn)PGA通過SDIO將控制字發(fā)送給AD9857，設(shè)置AD9857的工作方式，當(dāng)CS為高電平時(shí)，關(guān)閉AD9857的串口，串口通信仿真如圖3所示。在FPGA與AD9857的并口通信中，當(dāng)TXEN-ABLE為高電平時(shí)，通過PDCLK讀取FPGA中的14位并行數(shù)據(jù)送入AD9857，當(dāng)TXENABLE為低電平時(shí)，關(guān)閉AD9857的并口，并口通信仿真如圖4所示。
40 MHz晶振為EPlCl2F324提供系統(tǒng)時(shí)鐘；經(jīng)FPGA八分頻后通過SCLK送入AD9857中，作為串口通信時(shí)鐘；經(jīng)AD9857內(nèi)部PLL倍頻器五倍頻后，作為AD9857的內(nèi)部系統(tǒng)時(shí)鐘。
AD9857工作在正交調(diào)制模式，14位并行I／Q數(shù)據(jù)分成兩路交替輸入，經(jīng)過CIC濾波器，可編程內(nèi)插器后送人正交調(diào)制器。DDS核產(chǎn)生正交本振信號(hào)到正交調(diào)制器，分別與I／O信號(hào)相乘后相加或相減，產(chǎn)生正交調(diào)制信號(hào)。最后通過14位DAC轉(zhuǎn)變?yōu)檎徽{(diào)制的模擬信號(hào)輸出。
5 結(jié)語
采用AD9857和FPGA相結(jié)合的方法實(shí)現(xiàn)了中頻調(diào)制，由于AD9857采用了直接數(shù)字頻率合成技術(shù)，消除了由模擬調(diào)制所引起的相位、增益的失衡和交調(diào)失真。該設(shè)計(jì)簡化了系統(tǒng)結(jié)構(gòu)，降低了成本，提高了系統(tǒng)的性能和可靠性。同時(shí)提出了一種采用兩次變頻的上變頻方案，此方案降低了毫米波濾波器的設(shè)計(jì)難度，減弱了功率放大后的強(qiáng)發(fā)射信號(hào)泄漏對(duì)發(fā)射機(jī)性能指標(biāo)造成的影響。
評(píng)論