基于DSP平臺的多音平行體制調(diào)制端的實現(xiàn)

摘要 以32音并行體制為例，利用DSP平臺實現(xiàn)了多音并行體制的調(diào)制端，給出了其主要模塊的具體實現(xiàn)方法。由于并行體制技術(shù)成熟、成本低、高性價比對提高數(shù)據(jù)傳輸速率、消除多徑衰落有益。
關(guān)鍵詞 多音并行體制；調(diào)制；傅里葉變換；DSP

短波通信中常采用多音并行和單音串行兩種體制來進(jìn)行高速數(shù)據(jù)的傳輸。單音串行體制僅采用一個載波，串行發(fā)送數(shù)據(jù)信號。由于每個碼元占據(jù)了整個頻譜，碼元寬度窄，當(dāng)傳輸高速數(shù)據(jù)時，實現(xiàn)復(fù)雜，且碼間串?dāng)_嚴(yán)重。而多音并行體制的主要思想就是把高速串行信道分裂成許多低速的并行信道，以適應(yīng)短波信道低速傳輸?shù)奶匦?，在每個子信道上傳送一個副載波，采用頻分正交調(diào)制，用多個副載波并行傳輸?shù)姆椒ㄌ岣咚俾?。并行體制的傳輸，是采用加寬碼元寬度，使其遠(yuǎn)大于多徑時延，消除多徑衰落的影響。并行體制技術(shù)成熟、成本低，具有較高的性價比。本文以32音體制為例說明短波并行體制調(diào)制端的DSP具體實現(xiàn)方法。

1 32音并行體制調(diào)制端的設(shè)計
本并行體制在音頻頻帶內(nèi)采用32個正交副載波音，對比特同步數(shù)據(jù)傳送采用正交差分相移鍵控(QDPSK)調(diào)制。
具體設(shè)計要求：
(1)在數(shù)據(jù)輸入端口接收不同速率的串行二進(jìn)制數(shù)據(jù)：300 b·s-1，600 b·s-1，1 200 b·s-1；
(2)對接收到的二進(jìn)制數(shù)據(jù)完成前向糾錯(FEC)編碼和交織；
(3)每個單音上采用QDPSK調(diào)制；
(4)采用32個正交載波音，每個音相隔56．25 Hz；
(5)采用某種分集方式。
圖1為多音并行體制下發(fā)射端功能框圖。

2 軟硬件平臺介紹
本文實現(xiàn)多音并行調(diào)制端的硬件平臺如圖2所示，主要由計算機PC、DSP-TMS320C6416、A／D芯片TLV320AIC20組成。DSP通過多通道緩沖串口1(McBSP1)與計算機相互通信，同時通過多通道緩沖串口0(McBSPO)與TLV320AIC20相互通信。

本平臺采用的TMS320C64xx系列是2000年3月TI正式發(fā)布的定點系列，主頻1．1 GHz，處理速度接近9 000 MI·s-1總體性能比C62xx提高了10～15倍。
TLV320AIC20是TI公司生產(chǎn)的一款低功耗高性能的雙通道A／D芯片，可含有兩個16位A／D通道和兩個16位D／A通道，完成模擬與數(shù)字話音的轉(zhuǎn)換工作，軟件可編程寄存器內(nèi)含有6種可編程的控制寄存器，配置方便。
軟件平臺采用CCS(Code Composer Studio)系統(tǒng)，其包含一整套用于開發(fā)和調(diào)試嵌入式應(yīng)用的工具。它包含適用于每個TI器件系列的編譯器、源碼編輯器、項目構(gòu)建環(huán)境、調(diào)試器、描述器、仿真器以及多種其它功能。

3 并行體制關(guān)鍵模塊的具體實現(xiàn)
3．1 核心模塊-FFT
由于發(fā)送信號是一組余弦函數(shù)的疊加。假設(shè)信號是由一組N個頻率為f1，f2，f3，…，fN，初始相位為θ1，θ2，θ3，…，θN，幅度為A的余弦信號，故其疊加后的信號為

其中，RES[]是取函數(shù)的實部。
從式(1)中可以看出，利用反傅里葉變換(IFFFT)可以方便地產(chǎn)生前導(dǎo)序列和生成調(diào)制信號方便。同時反傅里葉變換在DSP中運算量不大，并可以直接調(diào)用傅里葉變換，將輸入信號的格式稍加處理即可得到反傅里葉變換的結(jié)果。