信號完整性的電路板設計準則

信號完整性(SI)問題解決得越早，設計的效率就越高，從而可避免在電路板設計完成之后才增加端接器件。SI設計規(guī)劃的...
　　
　　
　　信號完整性(SI)問題解決得越早，設計的效率就越高，從而可避免在電路板設計完成之后才增加端接器件。SI設計規(guī)劃的工具和資源不少，本文探索信號完整性的核心議題以及解決SI問題的幾種方法，在此忽略設計過程的技術細節(jié)。
　　
　　1 SI問題的提出
　　
　　隨著IC輸出開關速度的提高，不管信號周期如何，幾乎所有設計都遇到了信號完整性問題。即使過去你沒有遇到SI問題，但是隨著電路工作頻率的提高，今后一定會遇到信號完整性問題。
　　信號完整性問題主要指信號的過沖和阻尼振蕩現(xiàn)象，它們主要是IC驅動幅度和跳變時間的函數(shù)。也就是說，即使布線拓撲結構沒有變化，只要芯片速度變得足夠快，現(xiàn)有設計也將處于臨界狀態(tài)或者停止工作。我們用兩個實例來說明信號完整性設計是不可避免的。
　　在通信領域，前沿的電信公司正為語音和數(shù)據(jù)交換生產高速電路板(高于500MHz)，此時成本并不特別重要，因而可以盡量采用多層板。這樣的電路板可以實現(xiàn)充分接地并容易構成電源回路，也可以根據(jù)需要采用大量離散的端接器件，但是設計必須正確，不能處于臨界狀態(tài)。
　　SI和EMC專家在布線之前要進行仿真和計算，然后，電路板設計就可以遵循一系列非常嚴格的設計規(guī)則，在有疑問的地方，可以增加端接器件，從而獲得盡可能多的SI安全裕量。電路板實際工作過程中，總會出現(xiàn)一些問題，為此，通過采用可控阻抗端接線，可以避免出現(xiàn)SI問題。簡而言之，超標準設計可以解決SI問題。
　　下面介紹設計過程通用的SI設計準則。
　　
　　2 設計前的準備工作
　　
　　在設計開始之前，必須先行思考并確定設計策略，這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產成本控制等工作。就SI而言，要預先進行調研以形成規(guī)劃或者設計準則，從而確保設計結果不出現(xiàn)明顯的SI問題、串擾或者時序問題。有些設計準則可以由IC制造商提供，然而，芯片供貨商提供的準則(或者你自己設計的準則)存在一定的局限性，按照這樣的準則可能根本設計不了滿足SI要求的電路板。如果設計規(guī)則很容易，也就不需要設計工程師了。
　　在實際布線之前，首先要解決下列問題，在多數(shù)情況下，這些問題會影響你正在設計(或者正在考慮設計)的電路板，如果電路板的數(shù)量很大，這項工作就是有價值的。
　　
　　3 電路板的層疊
　　
　　某些項目組對PCB層數(shù)的確定有很大的自主權，而另外一些項目組卻沒有這種自主權，因此，了解你所處的位置很重要。與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時還是發(fā)現(xiàn)電路板制造公差的良機。比如，如果你指定某一層是50Ω阻抗控制，制造商怎樣測量并確保這個數(shù)值呢？
　　其它的重要問題包括U預期的制造公差是多少？在電路板上預期的絕緣常數(shù)是多少？線寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些信息可以在預布線階段使用。
　　根據(jù)上述數(shù)據(jù)，你就可以選擇層疊了。注意，幾乎每一個插入其它電路板或者背板的PCB都有厚度要求，而且多數(shù)電路板制造商對其可制造的不同類型的層有固定的厚度要求，這將會極大地約束最終層疊的數(shù)目。你可能很想與制造商緊密合作來定義層疊的數(shù)目。應該采用阻抗控制工具為不同層生成目標阻抗范圍，務必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。
　　在信號完整的理想情況下，所有高速節(jié)點應該布線在阻抗控制內層(例如帶狀線)，但是實際上，工程師必須經常使用外層進行所有或者部分高速節(jié)點的布線。要使SI最佳并保持電路板去耦，就應該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。
　　
　　4 串擾和阻抗控制
　　
　　來自鄰近信號線的耦合將導致串擾并改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距(或者平行布線長度)。比如，欲將時鐘到數(shù)據(jù)信號節(jié)點的串擾限制在100mV以內，卻要信號走線保持平行，你就可以通過計算或仿真，找到在任何給定布線層上信號之間的最小允許間距。同時，如果設計中包含阻抗重要的節(jié)點(或者是時鐘或者專用高速內存架構)，你就必須將布線放置在一層(或若干層)上以得到想要的阻抗

5 重要的高速節(jié)點
　　
　　延遲和時滯是時鐘布線必須考慮的關鍵因素。因為時序要求嚴格，這種節(jié)點通常必須采用端接器件才能達到最佳SI質量。要預先確定這些節(jié)點，同時將調節(jié)元器件放置和布線所需要的時間加以計劃，以便調整信號完整性設計的指針。