自動反饋調節(jié)時鐘恢復電路設計
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該電路設計沒有用PLL來產(chǎn)生一個4倍于發(fā)送端時鐘頻率的高速時鐘信號，而且此電路數(shù)據(jù)恢復速度快，數(shù)據(jù)即來即收，整個電路包括后繼功能電路都采用同一個時鐘，這使得系統(tǒng)電路設計十分簡單、高效而且易于實現(xiàn)。
1．2 鎖相環(huán)及延時邏輯電路
一般的過采樣時鐘恢復設計都是用模擬鎖相環(huán)來產(chǎn)生4倍于發(fā)送端系統(tǒng)時鐘頻率的高頻時鐘并以此來對數(shù)據(jù)進行過采樣，這樣功耗大不說，其模擬和相應的數(shù)字模塊設計也比較復雜。而本文設計的反饋調節(jié)電路，利用的是鎖相環(huán)里壓控振蕩器中的延時單元電路的延時能力，這既沒有增加鎖相環(huán)的設計難度，又簡化了數(shù)字處理邏輯，而且降低了系統(tǒng)功耗，其鎖相環(huán)及其壓控振蕩器的延時單元結構框圖如圖2和圖3所示，圖4為其延時邏輯電路，其中數(shù)據(jù)首先經(jīng)過此延時邏輯電路后分為三路，再通過零延時邏輯電路、四分之一延時邏輯電路、二分之一延時邏輯電路得到三路相差四分之一延時的信號。其信號之間的延時關系如圖5所示。本文引用地址：http://2s4d.com/article/152237.htm
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