變化中的SoC設(shè)計(jì)流程

　　現(xiàn)在，你需要考慮物理設(shè)計(jì)階段了：布局、布線和設(shè)計(jì)收斂。在這個(gè)階段，IP重用的影響以及設(shè)計(jì)復(fù)雜性都開始減弱，但無論如何也不會(huì)消失。而先進(jìn)工藝的挑戰(zhàn)為每個(gè)步驟都投下了更強(qiáng)的陰影。首先是好消息：設(shè)計(jì)經(jīng)理似乎認(rèn)為工具已經(jīng)接管了很多不久前還要手工完成的新任務(wù)，實(shí)現(xiàn)了自動(dòng)化。Madraswala稱Open-Silicon可以利用IC Compiler感知DFM的優(yōu)點(diǎn)，幫助準(zhǔn)備那些工藝強(qiáng)制要求的復(fù)雜設(shè)計(jì)規(guī)則。Mattela稱：“幾年前，一個(gè)電源管理設(shè)計(jì)在出帶前的一切工作都要手工完成。現(xiàn)在，我們已經(jīng)有了很大改進(jìn)，尤其是在布線后的驗(yàn)證方面。”

　　然而，變化的力量仍會(huì)帶來問題。一個(gè)問題很簡(jiǎn)單：新任務(wù)促生新工具，而新工具通常是有問題的。Chadra稱：“比方說，有些point工具就不成熟。”工具的能力是一個(gè)更普遍的問題。他解釋說：“我們必須對(duì)設(shè)計(jì)作分區(qū)，用工具運(yùn)行每個(gè)部分。所幸，大多數(shù)芯片都可劃分為非常自然的分段。最大的挑戰(zhàn)是讓交換通過布局布線。”

　　Madraswala也提到了布局布線能力。他說：“當(dāng)在IC Compiler中打開DFM感知能力時(shí)，設(shè)計(jì)規(guī)模就受到了很大限制。我們被限制在大約40萬(wàn)個(gè)可放置實(shí)例，”這是要通過小針眼驅(qū)動(dòng)一個(gè)1億門設(shè)計(jì)。

　　能力并非布局布線工具的唯一問題?，F(xiàn)代布線器都能感知時(shí)序，即它們不僅嘗試為每根線尋找最可能的路徑，還能讀取設(shè)計(jì)的時(shí)序約束，嘗試使所有網(wǎng)表的布放都滿足時(shí)序要求。這個(gè)過程要求工具能夠評(píng)估一個(gè)建議走線的延遲，也就是評(píng)估走線的電容。因此，現(xiàn)代布線工具要么調(diào)用簽核提取工具，但這可能慢到無法使用，要么擁有內(nèi)置“快速而粗略”的提取評(píng)估器。不幸的是，即使在65 nm工藝節(jié)點(diǎn)上，對(duì)于那些不知道快速近似法的情況，寄生提取都是一項(xiàng)復(fù)雜的工作。Madraswala說：“IC Compiler與現(xiàn)實(shí)之間有差異。”

　　Chadra的情況也好不了多少。他說：“布線器的電容評(píng)估并不十分精確，”但未聲明指的是哪款布局布線工具。“我們的工具拐了不少大彎，不得不返回，重新布線。”

　　時(shí)序估計(jì)問題也使EDA供應(yīng)商進(jìn)入困境。如果布線器的快速電容評(píng)估不良，則物理系統(tǒng)設(shè)計(jì)者就會(huì)遇到提取、時(shí)序和重新布線等循環(huán)工作。如果布線器調(diào)用簽核提取與時(shí)序工具，則運(yùn)行時(shí)間和能力都是問題，因?yàn)檫@些工具必須應(yīng)付所有精細(xì)尺度的效應(yīng)，情況會(huì)變得更加復(fù)雜。

　　在這些芯片設(shè)計(jì)完成后，Cadence和Synopsys都宣布了第三種可能的方案：將初期布局與時(shí)序移入綜合工具，甚至是在設(shè)計(jì)流程的更早期。這樣，評(píng)估并不會(huì)改善，但工具設(shè)計(jì)者顯然是不希望綜合工具再去創(chuàng)建那些布線器會(huì)作出錯(cuò)誤評(píng)估和錯(cuò)誤布線的網(wǎng)表。

　　在布線器與設(shè)計(jì)規(guī)則中也存在著類似的問題。如果布線器在工作時(shí)沒有遵循設(shè)計(jì)規(guī)則，則最終文件中就會(huì)出現(xiàn)很多違反規(guī)則情況。因此，布線器會(huì)從LEF(布局交換格式)文件中提取出設(shè)計(jì)規(guī)則，并在布線時(shí)檢查走線。這一過程對(duì)65nm節(jié)點(diǎn)的數(shù)字電路有滿意的工作效果。不過，Mentor Graphics公司的Madhani警告說，LEF不能表述先進(jìn)工藝中的某些規(guī)則，如收縮(pinch)規(guī)則。于是Mentor現(xiàn)在讓自己的Olympus布線器動(dòng)態(tài)地調(diào)用Calibre用于DRC的簽核工具。同樣，這種方案也帶來了性能成本，但慢點(diǎn)總好于出錯(cuò)。

　　還有意外情況，在經(jīng)過了所有前端工作后，電源域和第三方IP也會(huì)給后端設(shè)計(jì)帶來一些問題。ASIC供應(yīng)商Global Unichip公司營(yíng)銷總監(jiān)Keh-Ching Huang說：“多電源域會(huì)導(dǎo)致一種復(fù)雜的收斂。我們不得不使用大量的手工過程和腳本。”Huang稱甚至IP的選擇也會(huì)影響收斂流。“例如，如果某個(gè)客戶使用了一個(gè)低速DDR接口，則IP塊一般為軟形式，我們必須對(duì)其作綜合。塊內(nèi)將有時(shí)序收斂問題。但如果客戶獲得的是一個(gè)高速DDR接口許可，則它的形式是硬IP，這樣整個(gè)收斂過程就完全不同了。如果有問題，一般都是在封裝內(nèi)。”總之，如果一個(gè)設(shè)計(jì)包含主要來自外部的IP，則其對(duì)設(shè)計(jì)收斂的影響仍是一個(gè)有待探討的問題。

　　最后一點(diǎn)是新環(huán)境對(duì)模擬設(shè)計(jì)的影響。Vitesse為此項(xiàng)目重新設(shè)計(jì)了自己的銅PHY，修改了以前的設(shè)計(jì)以降低功耗。在過程中，模擬設(shè)計(jì)者遇到了一系列布局驅(qū)動(dòng)的效應(yīng)，它們?cè)?5 nm工藝中是新出現(xiàn)的。Chadra稱：“我們了解到，阱鄰近與耗盡布放都影響著器件的性能。器件模型對(duì)這些效應(yīng)的建立工作還算不錯(cuò)，但我們?nèi)匀灰鲋貜?fù)的布局提取，才能讓電路像我們需要的那樣工作。”

　　那么，整體上如何呢?顯然，今天的SoC設(shè)計(jì)需要更多的前期規(guī)劃，尤其要處理長(zhǎng)走線、時(shí)鐘和電源管理策略。預(yù)先的驗(yàn)證規(guī)劃也很重要。設(shè)計(jì)團(tuán)隊(duì)?wèi)?yīng)懂得，很多東西都進(jìn)入了綜合工具。這個(gè)步驟不再是標(biāo)準(zhǔn)單元Verilog語(yǔ)句的一個(gè)簡(jiǎn)單替代。因此，設(shè)計(jì)團(tuán)隊(duì)?wèi)?yīng)做好計(jì)劃，盡量減少綜合工具的重復(fù)，尤其是當(dāng)那些難處理的結(jié)構(gòu)已到位時(shí)，如門控的時(shí)鐘樹和測(cè)試掃描鏈。同樣，設(shè)計(jì)團(tuán)隊(duì)?wèi)?yīng)知道，過分的電源管理會(huì)使驗(yàn)證大大復(fù)雜化，這種考慮可能表明，選擇一種更漸進(jìn)的電源管理策略優(yōu)于一種復(fù)雜的策略。

　　最后，物理設(shè)計(jì)與收斂正在變得更困難。選擇前端工具或開發(fā)腳本，防止早期出現(xiàn)堵塞問題。對(duì)布線與簽核工具之間的迭代作出規(guī)劃，因?yàn)樗鼈兛赡芑ゲ徽J(rèn)同。對(duì)基礎(chǔ)結(jié)構(gòu)，流程可能與以往相同。但重點(diǎn)正在轉(zhuǎn)移。Madraswala說：“本設(shè)計(jì)中大約60%的步驟都與過去一樣。約30%或40%是針對(duì)65 nm的，但正是這些步驟是大部分問題的根源。”