采用DSP與CPLD的三相五電平變頻器PWM脈沖發(fā)生器

　　CPLD接入DSP的時鐘CLK,以實現(xiàn)時鐘一致,dt0,dt1,dt2,dt3為DSP的四根地址線,用來選通CPLD中十二路PWM脈沖發(fā)生器的一路,int為中斷信號,每隔四分之一個載波周期Tc發(fā)一次,we為DSP的寫信號,只有當we與csn(n=1～12)同時為低電平時Data才能寫入影子寄存器,其中csn為四根地址線譯碼后的輸出,如圖4所示。

　　圖4 PWM發(fā)生器原理圖

　　顯然,同一相的八個開關管只需四路載波,而處于三相同一位置的開關管其載波相同,故可共用一個基準計數器。下面就圖4介紹PWM發(fā)生器的原理。圖4中的基準計數器為一加減計數器,其計數總值為一個載波周期TC,而比較寄存器中為脈寬值,當基準計數器計數的值與比較寄存器相等時,比較器輸出產生電平翻轉,每當基準計數器計數到零時,產生一個使能信號把影子寄存器中的脈寬值送入比較寄存器。由比較器輸出的原始PWM波經死區(qū)發(fā)生器后產生上下橋臂互補的兩路PWM波。

　　4 VerilogHDL設計與仿真

　　根據圖4的原理圖,應用VerilogHDL硬件描述語言進行設計。本文選用Altera公司的EPF10K30A系列的CPLD,通過MAX+PLUSⅡ軟件仿真,圖5所示為A相8路PWM驅動信號。波型表明,同一橋臂上下兩路信號在邏輯上滿足互補關系,并有一定的死區(qū)時間,實現(xiàn)“先斷后通”,不同橋臂之間的相位正確。

　　圖5 A相PWM仿真波形圖

　　圖6為根據上述原理,利用MATLAB/SIMULINK仿真的相電壓五電平波形,其中調制比為0.9,載波比為32。

　　圖6 相電壓五電平仿真波形

　　5 結束語

　　級聯(lián)型多電平變頻器其PWM驅動信號很難由單一的DSP或單片機完成。本文設計的由DSP與CPLD構成的PWM脈沖發(fā)生器較好的解決了這一問題,在級聯(lián)型多電平變頻器中有比較好的應用前景。