Xilinx 20nm產(chǎn)品細節(jié)揭秘 搶占20nm FPGA制高點

　　前不久，賽靈思(Xilinx)發(fā)表其20 nm產(chǎn)品路線圖，在之前的28nm產(chǎn)品上，Xilinx聲稱他們領先競爭對手一代，落實了All Programmable器件戰(zhàn)略(FPGA、SoC和3D IC)，推出了Vivado設計環(huán)境和開發(fā)套件，結合其豐富的IP資源，為市場提供了高性能、低功耗和有利于減少系統(tǒng)/BOM成本的產(chǎn)品。賽靈思公司全球高級副總裁，亞太區(qū)執(zhí)行總裁湯立人表示，Xilinx在20nm產(chǎn)品的表現(xiàn)上還將保持領先一代的優(yōu)勢,下一代FPGA及第二代SoC和3D IC將與Vivado設計套件“協(xié)同優(yōu)化”。

　　據(jù)湯立人介紹， 在28 nm 產(chǎn)品階段， Xilinx 在2011 年第一季度首家發(fā)售了該工藝的FPGA ，其存儲、XCVR 、DSP 性能和集成技術領先了一代( 較上一代提升1 . 2 倍~ 2 倍) ， 功耗比競爭對手降低25 % ~50 % ; 2011 年第四季度， Xilinx 首家發(fā)售了AllProgrammable SoC(ZYNQ),比競爭對手早了一年，同時，Xilinx首家發(fā)售了其All Programmable3D IC，到2012年第二季度，該器件無論在原型設計還是有線通信方面均已大批量產(chǎn)，而競爭對手的類似芯片當時還處在芯片測試階段。

　　Xilinx在28nm制程上另一個重要的變革是在2012年第二季度推出了針對未來十年All Programmable器件的開發(fā)平臺Vivado ， 目前30 % 的28 nm FPGA 和100% 的3D IC 在使用該平臺進行開發(fā)。“與之前的設計環(huán)境相比，Vivado將集成階段的設計、集成和驗證的時間周期從月減少到周，將實現(xiàn)階段的規(guī)劃、修改和完成的時間周期同樣由月降低到周，”湯立人說，“通過Vivado的優(yōu)化，QoR提升了20%。”

　　那么， 究竟在20 nm 制程上，Xilinx的產(chǎn)品有哪些演進使其保持領先競爭對手一代的優(yōu)勢?首先，下一代的8系列All ProgrammableFPGA的性能提高了2倍，功耗降低50%，集成度提高了1.5倍~2倍。新一代FPGA 架構的提升可將資源利用率提高到90%以上，而針對布線能力進行精心優(yōu)化的算法則可將設計收斂加快4倍。新一代FPGA針對系統(tǒng)優(yōu)化的高速收發(fā)器具有第二代自適應均衡、低抖動特性，而且功耗最低，此外，F(xiàn)PGA中的存儲帶寬提高了兩倍，并且大幅提升了數(shù)字信號處理和內(nèi)置存儲器的性能。這些器件可用于Nx 10G/40G有線網(wǎng)絡、LTEA無線網(wǎng)絡的無線L1基帶協(xié)處理，以及下一代系統(tǒng)加速與連接功能等應用。同時，在20nm制程上，Xilinx目前正在開發(fā)其第二代SoC和3D IC技術，以及下一代的FPGA技術。

　　第二代All Programmable 3DIC將提供同構和異構兩種配置，新的3D IC采用二級3D互聯(lián)，提供業(yè)界標準接口， 芯片間帶寬提高了5倍。其邏輯容量擴大1.5倍~2倍，收發(fā)器帶寬提高4倍，3D IC內(nèi)廣泛集成的內(nèi)存與Interlaken連接功能、流量管理和數(shù)據(jù)包處理IP完美的結合在一起。新一代器件采用協(xié)同優(yōu)化設計工具，并通過增強型高度可擴展的算法、芯片內(nèi)與芯片間路由功能以及自動設計收斂將集成度提高了兩倍。第二代3D IC適用于Nx100G/400G智能網(wǎng)絡、機架頂部數(shù)據(jù)中心交換器和集成度最高的ASIC原型設計等應用。

　　在第二代All ProgrammableSoC方面，采用了異構處理內(nèi)核和FPGA混合架構，增加了處理系統(tǒng)和FPGA架構間的帶寬，以加速關鍵處理功能。新SoC 提供了新一代I /O、收發(fā)器和DDR內(nèi)存接口功能，并提供了新一代模塊級功耗優(yōu)化，以及先進的SoC級電源管理功能，并在ARM TechCon 2012大會上宣布的重大提升的基礎上進一步增強了安全性。新的SoC 可用于汽車、工業(yè)、科學、醫(yī)療等應用的異構無線網(wǎng)絡射頻、基帶加速與回程、數(shù)據(jù)中心安全設備和嵌入式視覺等高增長應用。

　　湯立人表示，Vivado設計套件將針對20nm產(chǎn)品系列進一步協(xié)同優(yōu)化， 設計人員可以將LUT 利用率提升20%，性能提升3個速度等級，功耗降低35%。此外，通過更快的分層規(guī)劃、分析布局布線引擎以及快速增量式工程變更通知單(ECO)支持，使整個設計生產(chǎn)力提升4倍。在配合C設計流程使用時，驗證運行時間縮短至原來的1/100以下，而且利用Vivado 的IP集成器和封裝器實現(xiàn)IP重用可將集成速度加快4倍~5倍。

　　據(jù)悉，Xilinx正同戰(zhàn)略客戶在20nm FPGA方面開展積極協(xié)作，并讓客戶有限度地參與產(chǎn)品定義與技術相關文件的環(huán)節(jié)。