H.264視頻解碼芯片中視頻控制器的設(shè)計

引言 
　　H.264是ITU-T VCEG組織和ISO/IEC MPEG組織共同研究的新型視頻壓縮標(biāo)準(zhǔn)，相比其他視頻壓縮算法，具有壓縮比高、算法復(fù)雜的特點。由于編碼算法的復(fù)雜性，系統(tǒng)對圖像解碼速度和功耗要求非常嚴(yán)格，因此，在設(shè)計解碼器時采用了H.264解碼專用芯片的設(shè)計方案。對一個大的設(shè)計項目，一般采用由頂向下(TOP-DOWM)的設(shè)計方法，把各功能模塊劃分為子模塊。視頻控制器模塊是芯片與顯示平臺的數(shù)據(jù)接口，對檢驗芯片設(shè)計是否成功起著重要的作用，有必要把它單獨劃分為一個子模塊。為了提高設(shè)計的成功率，在設(shè)計初期采用了基于FPGA的原型驗證。整個系統(tǒng)的FPGA原型驗證平臺如圖1所示，平臺分為2個部分，硬件設(shè)計和基于RISC CPU的軟件解碼，兩部分協(xié)同工作，既可以驗證軟件和硬件的解碼結(jié)果，又可以加速整個解碼過程。    
       

　　圖1 H.264解碼芯片的FPGA原型驗證平臺

　　圖2 輸出視頻控制模塊結(jié)構(gòu)框圖

　　視頻控制模塊的設(shè)計與實現(xiàn)

　　視頻控制模塊原理框圖及功能分析

　　輸出視頻控制模塊的結(jié)構(gòu)框圖如圖2所示，本模塊有2個時鐘域：系統(tǒng)時鐘域和顯示時鐘域。系統(tǒng)時鐘頻率根據(jù)所選用的SDRAM類型而采用固定的166MHz；對于分辨率為1280