FAE講堂：利用賽靈思FGPA實(shí)現(xiàn)降采樣FIR濾波器

　　圖 5. 三個降采樣器的頻率響應(yīng) - 整體速率變化為50，圖中顯示了放大的1.5~3MHz頻段。單級濾波器為藍(lán)色，三級濾波器(比例分別為M1=2、M2=5、M3=5)為綠色，基于CIC的二級濾波器(比例分別為M1=10、M2=5)為紅色。

　　圖5對比上述三種按50降采樣方法：單級、三級(比例為 2-5-5)和CIC濾波器與CIC補(bǔ)償FIR濾波器串聯(lián)(比例為10-5)。

　　有理數(shù)降采樣

　　在此第二個應(yīng)用示例中，我們假設(shè)信號輸入數(shù)據(jù)速率是50MHz，其必須降采樣到12MHz，因此其需要采用L/M=6/25 的有理數(shù)固定速率變化(換句話說，抽取因數(shù)為M/L=25/6)。FPGA時鐘頻率假設(shè)為150MHz。

　　如FIR-Compiler 5.0數(shù)據(jù)手冊所解釋，采用有理數(shù)速率變化的濾波器理論上需要兩個處理步驟：按L插值，然后是按M抽取。在我們這個具體例子中，一旦輸入信號按L=6插值，輸出虛擬采樣速率 Fv 就會變?yōu)?00MHz。因此，必須過濾掉Fs_in/2=25MHz與Fv/2=150MHz之間的頻段，以濾除Fs_in整數(shù)倍之處的頻譜。在DSP術(shù)語中其稱為“圖像”，這正是采用插值“抗成像”低通濾波器的原因。

　　在上述處理步驟之后、按M最終降采樣之前，我們需要采用低通濾波器濾除從Fv/(2*M)=6MHz到Fv/2=150MHz的頻率，其在DSP術(shù)語中稱為“混疊”。由于這兩個低通濾波器是串聯(lián)在一起并且按相同的虛擬數(shù)據(jù)速率Fv運(yùn)行，因此我們可以使用帶寬較低的濾波器同時執(zhí)行抗成像與抗混疊，從而節(jié)約資源。在我們的例子中，具有最低帶寬的濾波器是抽取濾波器。

　　以下MATLAB片段說明如何使用單級濾波器設(shè)計和模擬上述降采樣器。我們假設(shè)通帶和阻帶頻率衰減分別為0.05dB和70dB。

　　請注意：此MATLAB代碼只是有理數(shù)降采樣濾波器的行為模型。在實(shí)際硬件多相架構(gòu)中，您只需實(shí)現(xiàn)一個單相濾波器，然后改變每個新輸出采樣的系數(shù)即可(按Fclk速率執(zhí)行處理)。其不同于采用整數(shù)比的多相降采樣濾波器。

　　圖6說明FIR-Compiler GUI第一個頁面的設(shè)置。其它三個頁面本人采用與第一個整數(shù)降采樣應(yīng)用例子相同的參數(shù)。布局布線后的總體FGPA資源占用情況如下：

　　Slice觸發(fā)器數(shù)量：547 個

　　Slice LUT數(shù)量：451個

　　占用 Slice數(shù)量：153個

　　DSP48單元數(shù)量：13

　　BRAM單元數(shù)量：6個

　　圖 6. 25/6有理數(shù)降采樣。用于參考單級濾波器的FIR-Complier 5.0 GUI設(shè)置第 1 頁(共 4 頁)。