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《設(shè)計(jì)100例》

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Virtex-5FPGA

Virtex 7 PCIE Gen3 Integrated Block tag管理

瀏覽：2760 | 回復(fù)：0 | wangying 2014-01-02
Virtex-7 FPGA Gen3 Integrated Block Completion timeout機(jī)制

瀏覽：3891 | 回復(fù)：2 | wangying 2013-12-30
virtex-5 PLL_ADV警告

瀏覽：3159 | 回復(fù)：1 | gxiaob 2012-08-27
利用 2.1i 版軟件約束 Virtex 設(shè)計(jì)

瀏覽：2320 | 回復(fù)：0 | Rancho 2012-06-19
Virtex-5 FPGA與JESD204A ADC接口兼容問題

瀏覽：3307 | 回復(fù)：2 | Rancho 2012-06-19
2.1i 版布局規(guī)劃器支持 Virtex FPGA

瀏覽：2183 | 回復(fù)：0 | Rancho 2012-06-19
利用 Virtex-4 EasyPath FPGA 的“在系統(tǒng) ECO”功能

瀏覽：2261 | 回復(fù)：0 | Rancho 2012-06-19
適用于 Virtex-4 RocketIO MGT 的開關(guān)電源

瀏覽：2028 | 回復(fù)：0 | Rancho 2012-06-19
Virtex-4 RocketIO 誤碼率測試器

瀏覽：1648 | 回復(fù)：0 | Rancho 2012-06-19
Virtex-5 fpga音頻/視頻連接解決方案

瀏覽：1682 | 回復(fù)：0 | Rancho 2012-06-19
Virtex-5 系列高級封裝

瀏覽：1523 | 回復(fù)：0 | Rancho 2012-05-13
使用 Virtex-5 FPGA 器件實(shí)現(xiàn) DDR SDRAM 控制器（中文版）

瀏覽：2374 | 回復(fù)：0 | Rancho 2012-05-13
利用 Virtex-4 器件實(shí)現(xiàn) QDR II SRAM 接口（中文版）

瀏覽：2019 | 回復(fù)：0 | Rancho 2012-05-13
使用 Virtex-4 FPGA 器件實(shí)現(xiàn) DDR SDRAM 控制器（中文版）

瀏覽：2106 | 回復(fù)：0 | Rancho 2012-05-13
面向 Virtex-4 FPGA 的可綜合 CIO DDR RLDRAM II 控制器

瀏覽：1733 | 回復(fù)：0 | Rancho 2012-05-13
XAPP702 - 使用 Virtex-4 器件實(shí)現(xiàn) DDR2 控制器

瀏覽：1617 | 回復(fù)：0 | Rancho 2012-05-13
面向Virtex?-II Pro FPGA的DDR2 SDRAM存儲器接口

瀏覽：1699 | 回復(fù)：0 | Rancho 2012-05-13
使用 Virtex-4 器件的 DDR2 控制器（267 MHz 及以上）

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Virtex-5 FPGAs RLDRAM II 寄存器接口

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Virtex 器件中的多個 CAM 設(shè)計(jì)概述

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FIFOs Using Virtex-II Block RAM - Obsolete

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FIFOs Using Virtex-II Shift Registers - Obsolete

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170 MHz FIFOs Using the Virtex Block SelectRAM+ Feature - Obsolete

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Virtex-4 FX 器件中的浮點(diǎn)單元 (FPU) 與 PowerPC 處理器

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Virtex-II Pro FPGA 的性能與競爭 PLD 相比高出 40%

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SEU Strategies for Virtex-5 Devices

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適用于 Virtex-4 RocketIO MGT 的開關(guān)電源

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Virtex-4 RocketIO 誤碼率測試器

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Virtex-5 FPGA Interface to a JESD204A Compliant ADC

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Virtex-5 系列高級封裝

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Connecting Virtex-6 FPGAs to ADCs with Serial LVDS Interfaces and DACs with Para

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TCP/IP on Virtex-II Pro Devices Using lwIP - Not Recommended for New Designs

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Virtex-6 FPGA 系統(tǒng)監(jiān)視器使用指南

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Virtex-5 FPGA 系統(tǒng)監(jiān)視器使用指南

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SEU Strategies for Virtex-5 Devices

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通過 Virtex 部分配置校正單一事件擾亂

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為Virtex-5FPGA IODELAY創(chuàng)建一個原始的可控振蕩器

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Virtex-5 FPGA 六輸入 LUT 架構(gòu)的優(yōu)勢（中文版）

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