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基于面積的實(shí)現(xiàn)和基于速度的實(shí)現(xiàn)-兩種YUV分離的FPGA的實(shí)現(xiàn)方式

• 速度與面積的互換一直是基于FPGA設(shè)計中的一個不變的主題，在此介紹了兩種YUV分離的FPGA的實(shí)現(xiàn)方式：基于面積的實(shí)現(xiàn)和基于速度的實(shí)現(xiàn)。前者僅用一片雙口RAM串行，實(shí)現(xiàn)了YUV分離數(shù)據(jù)的輸出；后者利用流水線的思想，基于兩片雙口RAM之間的乒乓操作，完成了模塊的設(shè)計。通過Verilog HDL對兩種方法進(jìn)行了實(shí)現(xiàn)，并利用ModelSim完成了模塊仿真。通過對比發(fā)現(xiàn)，二者各有優(yōu)勢：前者消耗硬件資源與面積較后者有很大改進(jìn)；后者對提高整體系統(tǒng)實(shí)時性具有重大意義。因此，兩種實(shí)現(xiàn)方式從兩個角度為YUV的分離存儲提供了
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