verilog hdl 文章進(jìn)入verilog hdl技術(shù)社區(qū)

基于Verilog HDL數(shù)字電位器ADN2850的串口控制

摘要：數(shù)字電位器由于可調(diào)精度高，更穩(wěn)定，定位更準(zhǔn)確，操作更方便，數(shù)據(jù)可長期保存和隨時刷新等優(yōu)點(diǎn)，在某些場合具有模擬電位器不可比擬的優(yōu)勢。論述對數(shù)字電位器ADN2850的一種方便的控制方法，通過計(jì)算機(jī)上的串口直
關(guān)鍵字：串口控制 ADN2850 數(shù)字電位器 Verilog HDL 基于

首屆中國開源IP核標(biāo)準(zhǔn)化設(shè)計(jì)競賽啟動

　　在工信部電子信息司的指導(dǎo)下，工業(yè)和信息化部軟件與集成電路促進(jìn)中心(CSIP )聯(lián)合集成電路IP核標(biāo)準(zhǔn)工作組，現(xiàn)面向全國集成電路設(shè)計(jì)企業(yè)工程師、科研院所及高校師生，舉辦2009年“首屆中國開源IP核標(biāo)準(zhǔn)化設(shè)計(jì)競賽”，競賽報名工作已于6月3日啟動。報名及詳情咨詢可登錄競賽官方網(wǎng)站 http://www.ipmall.org.cn了解。據(jù)悉本次競賽獲獎?wù)呖煞謩e獲得現(xiàn)金1萬元、5千元等獎勵，針對學(xué)生參賽者有機(jī)會獲得到IBM中國芯片設(shè)計(jì)中心實(shí)習(xí)的機(jī)會! 　　參賽者可以個人或團(tuán)隊(duì)(不高于
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基于Verilog計(jì)算精度可調(diào)的整數(shù)除法器的設(shè)計(jì)

0 引言
除法器是電子技術(shù)領(lǐng)域的基礎(chǔ)模塊，在電子電路設(shè)計(jì)中得到廣泛應(yīng)用。目前，實(shí)現(xiàn)除法器的方法有硬件實(shí)現(xiàn)和軟件實(shí)現(xiàn)兩種方法。硬件實(shí)現(xiàn)的方法主要是以硬件的消耗為代價，從而有實(shí)現(xiàn)速度快的特點(diǎn)。用硬件的方
關(guān)鍵字： Verilog 計(jì)算精度可調(diào) 整數(shù)除法器

基于Verilog的FPGA與USB 2．0高速接口設(shè)計(jì)

0 引言
USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它具有數(shù)據(jù)傳輸速度快，成本低，可靠性高，支持即插即用和熱插拔等優(yōu)點(diǎn)，迅速得到廣泛應(yīng)用。
在高速的數(shù)
關(guān)鍵字： Verilog FPGA USB 高速接口

NI FlexRIO是否必須使用FPGA模塊

NILabVIEWFPGA模塊可以幫助您利用LabVIEW程序框圖對一個FPGA進(jìn)行編程。在其底層，該模塊采用代碼生成技術(shù)實(shí)...
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基于神經(jīng)網(wǎng)絡(luò)電機(jī) 速度控制器的SOPC系統(tǒng)

針對機(jī)器人伺服控制系統(tǒng)高速度、高精度的要求，介紹一種全數(shù)字化的基于神經(jīng)網(wǎng)絡(luò)控制的直流電機(jī)速度伺服控制系統(tǒng)的設(shè)計(jì)方案。速度控制器采用BP網(wǎng)絡(luò)參數(shù)辨識自適應(yīng)控制，并將其在FPGA進(jìn)行硬件實(shí)現(xiàn)；同時用Nios II軟核處理器作為上位機(jī)，構(gòu)成一個完整的速度伺服控制器的片上可編程系統(tǒng)(SOPC)。實(shí)驗(yàn)結(jié)果表明，該控制系統(tǒng)具有較高的控制精度、較好的穩(wěn)定性和靈活性。
關(guān)鍵字： SOPC 系統(tǒng) 控制器速度神經(jīng)網(wǎng)絡(luò) 電機(jī) 基于神經(jīng)網(wǎng)絡(luò) 伺服控制現(xiàn)場可編程門陣列 Verilog HDL

基于Verilog的順序狀態(tài)邏輯FSM設(shè)計(jì)與仿真

硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計(jì)人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時，為計(jì)算機(jī)輔助設(shè)...
關(guān)鍵字：狀態(tài)寄存器設(shè)計(jì)與仿真 Verilog 邏輯綜合 FSM 綜合庫設(shè)計(jì)要求時鐘周期層次化結(jié)構(gòu) 狀態(tài)機(jī)

基于Verilog-HDL的軸承振動噪聲電壓峰值檢測

引言　　在軸承生產(chǎn)行業(yè)中，軸承振動噪聲的峰值檢測是一項(xiàng)重要的指標(biāo)。以往，該檢測都是采用傳統(tǒng)的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機(jī)波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的快速軸承噪聲檢測方法。　　1 振動噪聲電壓峰值檢測方案的確定　　1.1 軸承振動噪聲的產(chǎn)生及檢測　　圖1是軸承振動噪聲電壓峰值檢測系統(tǒng)的示意圖。由于加工設(shè)備、技術(shù)、環(huán)境等因素的影響，生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中，假設(shè)某待測軸承有一處傷疤。由于傷痕的存在，軸
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基于SystemC的系統(tǒng)級芯片設(shè)計(jì)方法研究

　　隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計(jì)已經(jīng)成為當(dāng)今集成電路設(shè)計(jì)的發(fā)展方向。SO C設(shè)計(jì)的復(fù)雜性對集成電路設(shè)計(jì)的各個層次,特別是對系統(tǒng)級芯片設(shè)計(jì)層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設(shè)計(jì)要求。　　硬件設(shè)計(jì)領(lǐng)域有2種主要的設(shè)計(jì)語言：VHDL和Verilog HDL。而兩種語言的標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致軟硬件設(shè)計(jì)工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設(shè)計(jì)界一直在尋找一種能同時實(shí)現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設(shè)計(jì)語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設(shè)計(jì)語言的
關(guān)鍵字： SOC SystemC 集成電路 VHDL Verilog HDL

基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

　　在現(xiàn)代IC設(shè)計(jì)中，特別是在模塊與外圍芯片的通信設(shè)計(jì)中，多時鐘域的情況不可避免。當(dāng)數(shù)據(jù)從一個時鐘域傳遞到另一個域，并且目標(biāo)時鐘域與源時鐘域不相關(guān)時，這些域中的動作是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進(jìn)行跨時鐘域傳輸且對數(shù)據(jù)傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。　　異步FIFO用一種時鐘寫入數(shù)據(jù)，而用另外一種時鐘讀出數(shù)據(jù)。讀寫指針的變化動作由不同的時鐘產(chǎn)生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據(jù)異步的指針
關(guān)鍵字： FIFO 異步 Verilog HDL IC 亞穩(wěn)態(tài)

HDL設(shè)計(jì)探究

一.可移植性編碼 1．只使用IEEE標(biāo)準(zhǔn)類型（VHDL）：（1）使用STD_LOGIC類型,而不是STD_ULOGIC類型；(2)設(shè)計(jì)中不要創(chuàng)建過多的的子類型；（3）不要使用BIT和BIT_VECTOR類型。 2．不使用立即數(shù)：在設(shè)計(jì)中，不要使用立即數(shù)（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優(yōu)點(diǎn)：（1）常量對于一個設(shè)計(jì)具有更多的靈活性；（2）常量值只需要在一個地方修改；（3）編譯器可能只支持常量類型，不支持立即數(shù)。 3．對于VHDL程序，把常數(shù)和參數(shù)定義在由1個或多個文件組成的程序
關(guān)鍵字： HDL 設(shè)計(jì) 可編程

一種基于FPGA的準(zhǔn)單輸入調(diào)變序列生成器設(shè)計(jì)

　　1.引言　　隨著集成電路復(fù)雜度越來越高，測試開銷在電路和系統(tǒng)總開銷中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內(nèi)建自測試或片外測試。內(nèi)建自測試把測試源和被測電路都集成在芯片的內(nèi)部，對于目前SOC級的芯片測試如果采用內(nèi)建自測試則付出的硬件面積開銷則是很大的，同時也增加了芯片設(shè)計(jì)的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構(gòu)的靈活性，利用FPGA來作為測試源實(shí)現(xiàn)片外測試就是一種非常有效的手段。　　由于偽隨機(jī)模式測試只需要有限個數(shù)的輸入向量便
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器

基于SOPC的視頻編解碼IP核的設(shè)計(jì)

摘要：本論文介紹視頻編解碼IP核在SOPC中的設(shè)計(jì)，用Verliog HDL實(shí)現(xiàn)其各個功能子模塊，全部調(diào)試仿真通過合并成一個模塊，實(shí)現(xiàn)了視頻信號的采集，分配，存儲以及色度空間的轉(zhuǎn)換。整個模塊都通過仿真實(shí)現(xiàn)與驗(yàn)證，很好的達(dá)到了系統(tǒng)的要求。關(guān)鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設(shè)
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL

單片機(jī)軟硬件聯(lián)合仿真解決方案

　　摘要：本文介紹一種嵌入式系統(tǒng)仿真方法，通過一種特殊設(shè)計(jì)的指令集仿真器ISS將軟件調(diào)試器軟件Keil uVision2和硬件語言仿真器軟件Modelsim連接起來，實(shí)現(xiàn)了軟件和硬件的同步仿真。關(guān)鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網(wǎng)卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 　　縮略詞解釋：　　BFM：總線功能模塊。在HDL
關(guān)鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器

基于Verilog HDL的FIR數(shù)字濾波器設(shè)計(jì)與仿真

引言：數(shù)字濾波器是語音與圖像處理、模式識別、雷達(dá)信號處理、頻譜分析等應(yīng)用中的一種基本的處理部件，它能滿足波器對幅度和相位特性的嚴(yán)格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(yīng)(FIR)濾波器能在設(shè)計(jì)任意幅頻特性的同時保證嚴(yán)格的線性相位特性。　　一、FIR數(shù)字濾波器　　FIR濾波器用當(dāng)前和過去輸入樣值的加權(quán)和來形成它的輸出，如下所示的前饋差分方程所描述的。　　FIR濾波器又稱為移動均值濾波器，因?yàn)槿魏螘r間點(diǎn)的輸出均依賴于包含有最新的M個輸入樣值的一個窗。
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) Verilog HDL FIR 數(shù)字濾波器嵌入式

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verilog hdl介紹

Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。　　Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Aut [ 查看詳細(xì) ]