verilog 文章進(jìn)入verilog 技術(shù)社區(qū)

東南大學(xué)Verilog講義

點(diǎn)擊此處下載
關(guān)鍵字： verilog 講義

使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。
關(guān)鍵字： Verilog SDRAM FPGA 控制器

使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖)

使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖) 摘要：介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。關(guān)鍵詞：SDRAM；控制器；Verilog；狀態(tài)機(jī) 引言---在基于FPGA的圖象采集顯示系統(tǒng)中，常常需要用到大容量、高速度的存儲器。而在各種隨機(jī)存儲器件中，SDRAM的價(jià)格低、體積小、速度快、容量大，是比較理想的器件。但SDRAM的控制邏輯比較復(fù)雜，對時(shí)序要
關(guān)鍵字： Verilog 存儲器

基于異步FIFO實(shí)現(xiàn)不同時(shí)鐘域間數(shù)據(jù)傳遞的設(shè)計(jì)

摘要：數(shù)據(jù)流在不同時(shí)鐘域間的傳遞一直是集成電路芯片設(shè)計(jì)中的一個(gè)重點(diǎn)問題。本文通過采用異步FIFO的方式給出了這個(gè)問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設(shè)計(jì)。關(guān)鍵詞：異步FIFO；時(shí)鐘域；Verilog引言當(dāng)今集成電路設(shè)計(jì)的主導(dǎo)思想之一就是設(shè)計(jì)同步化，即對所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來控制。但在實(shí)際的應(yīng)用系統(tǒng)中，實(shí)現(xiàn)完全同步化的設(shè)計(jì)非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時(shí)鐘域間的傳遞(如高速模塊
關(guān)鍵字： Verilog 時(shí)鐘域異步FIFO

共184條 13/13 |‹ « 4 5 6 7 8 9 10 11 12 13

verilog 介紹

Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言．Verilog HDL可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗(yàn)證和時(shí)序分析等。　　Verilog HDL適合算法級，寄存器級，邏輯級，門級和版圖級等各個(gè)層次的設(shè)計(jì)和描述．　　Verilog HDL進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無關(guān)性．這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級及工藝實(shí)現(xiàn)的具體細(xì)節(jié)， [ 查看詳細(xì) ]