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verilog 文章進入verilog 技術(shù)社區(qū)

基于異步FIFO實現(xiàn)不同時鐘域間數(shù)據(jù)傳遞的設(shè)計

摘要：數(shù)據(jù)流在不同時鐘域間的傳遞一直是集成電路芯片設(shè)計中的一個重點問題。本文通過采用異步FIFO的方式給出了這個問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設(shè)計。關(guān)鍵詞：異步FIFO；時鐘域；Verilog引言當(dāng)今集成電路設(shè)計的主導(dǎo)思想之一就是設(shè)計同步化，即對所有時鐘控制器件(如觸發(fā)器、RAM等)都采用同一個時鐘來控制。但在實際的應(yīng)用系統(tǒng)中，實現(xiàn)完全同步化的設(shè)計非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時鐘域間的傳遞(如高速模塊
關(guān)鍵字： Verilog 時鐘域異步FIFO

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verilog 介紹

Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言．Verilog HDL可以用來進行各種層次的邏輯設(shè)計，也可以進行數(shù)字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。　　Verilog HDL適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設(shè)計和描述．　　Verilog HDL進行設(shè)計最大的優(yōu)點是其工藝無關(guān)性．這使得工程師在功能設(shè)計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)， [ 查看詳細 ]