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基于FPGA的數(shù)字下變頻設(shè)計(jì)與仿真

  • 在軟件無(wú)線電數(shù)字接收機(jī)中，從AD前端采集過(guò)來(lái)的數(shù)字信號(hào)頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC，以降低數(shù)字信號(hào)頻率，方便后端DSP實(shí)時(shí)完成相關(guān)的數(shù)字信號(hào)處理任務(wù)就顯得尤為重要。在很多數(shù)字信號(hào)處理系統(tǒng)中，數(shù)字信號(hào)頻率是非常高的，而后端數(shù)字信號(hào)處理器件幾乎不能滿足系統(tǒng)的實(shí)時(shí)性要求，此時(shí)通過(guò)合理的設(shè)計(jì)DDC就可以解決上述問(wèn)題。
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