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實(shí)驗(yàn)19：步進(jìn)電機(jī)1

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)的原理和設(shè)計(jì)方法；（3）學(xué)習(xí)用Verilog HDL描述一個(gè)步進(jìn)電機(jī)電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)控制四相繞組的步進(jìn)電機(jī)電機(jī)正轉(zhuǎn)、反轉(zhuǎn)、停止的控制電路。要求如下：電機(jī)運(yùn)轉(zhuǎn)規(guī)律為：正轉(zhuǎn)30s→停10s→反轉(zhuǎn)30s→停10s→正轉(zhuǎn)30s……實(shí)驗(yàn)原理步進(jìn)電機(jī)是將電脈沖信號(hào)轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元步進(jìn)電機(jī)件。當(dāng)電流流過定子繞組時(shí)，定子繞組產(chǎn)生一矢量磁場(chǎng)。該磁場(chǎng)會(huì)帶動(dòng)轉(zhuǎn)子旋轉(zhuǎn)一角度，使得轉(zhuǎn)
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實(shí)驗(yàn)18：秒表計(jì)數(shù)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握計(jì)數(shù)器原理；（3）掌握用Verilog HDL數(shù)據(jù)流和行為級(jí)描述寄存器單元的方法。實(shí)驗(yàn)任務(wù)設(shè)計(jì)簡(jiǎn)單秒表(60進(jìn)制），并要求帶啟動(dòng)、復(fù)位、暫停功能。實(shí)驗(yàn)原理如下所示，秒表（60進(jìn)制）即顯示從00到59循環(huán)跳轉(zhuǎn)計(jì)數(shù)。并且通過開關(guān)設(shè)置，達(dá)到復(fù)位至00，任意時(shí)刻暫停和啟動(dòng)的功能。我們通過將開發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計(jì)時(shí)頻率，實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號(hào)計(jì)時(shí)。通過
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實(shí)驗(yàn)17：分頻器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握分頻器原理；（3）學(xué)習(xí)用Verilog HDL行為級(jí)描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)任意整數(shù)分頻器。實(shí)驗(yàn)原理時(shí)鐘信號(hào)的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練，在對(duì)時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻
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實(shí)驗(yàn)16：扭環(huán)形計(jì)數(shù)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握扭環(huán)形計(jì)數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級(jí)描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)右移扭環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出非q0連接到觸發(fā)器q3的輸入，這樣就構(gòu)成了一個(gè)扭環(huán)形計(jì)數(shù)器。初始化復(fù)位時(shí)，給q0一個(gè)初值0000，則在循環(huán)過程中依次為：000010001100111011110111001100010000。Verilog HDL建模描述用行為級(jí)描述右移扭環(huán)形計(jì)數(shù)器程序清單tw
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實(shí)驗(yàn)15：環(huán)形計(jì)數(shù)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握環(huán)形計(jì)數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級(jí)描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)4位右循環(huán)一個(gè)1的環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個(gè)觸發(fā)器中只有一個(gè)輸出為1，另外3個(gè)為0，這樣就構(gòu)成了一個(gè)環(huán)形計(jì)數(shù)器。初始化復(fù)位時(shí)，給q0一個(gè)置位信號(hào)，則唯一的1將在環(huán)形計(jì)數(shù)器中循環(huán)移位，每4個(gè)時(shí)鐘同期輸出一個(gè)高電平脈沖。Verilog HDL建模描述用行為級(jí)描述
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實(shí)驗(yàn)14：移位寄存器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握移位寄存器原理；（3）學(xué)習(xí)用Verilog HDL行為級(jí)描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)7位右移并行輸入、串行輸出的移位寄存器。實(shí)驗(yàn)原理如果將多個(gè)觸發(fā)器級(jí)聯(lián)就構(gòu)成一個(gè)多位的移位寄存器，如下圖所示，是以4位移位寄存器為例的邏輯電路圖，其中的LD/SHIFT是一個(gè)置數(shù)/移位控制信號(hào)。當(dāng)LD/SHIFT為1時(shí)，在CP作用下，從輸入端A、B、C、D并行接收數(shù)據(jù)；當(dāng)LD/SHIFT為0時(shí)，在
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實(shí)驗(yàn)13：JK觸發(fā)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握J(rèn)K觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為機(jī)描述方法描述JK觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)JK觸發(fā)器實(shí)驗(yàn)原理帶使能端RS鎖存器的輸入端R=S=1時(shí)，鎖存器的次態(tài)不確定，這一因素限制了其應(yīng)用。為了解決這個(gè)問題，根據(jù)雙穩(wěn)態(tài)元件兩個(gè)輸出端互補(bǔ)的特點(diǎn)，用Q和非Q反饋控制輸入信號(hào)，并用J代替S,用K代替R,構(gòu)成了J-K鎖存器。Verilog HDL建模描述用行為級(jí)描述實(shí)現(xiàn)的帶異步
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實(shí)驗(yàn)12：邊沿觸發(fā)的D觸發(fā)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握D觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為機(jī)描述方法描述D觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是描述一個(gè)帶有邊沿觸發(fā)的同步D觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號(hào)clk，撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號(hào)d，觸發(fā)器的輸出信號(hào)q和~q，用來分別驅(qū)動(dòng)開發(fā)板上的LED，在clk上升沿的驅(qū)動(dòng)下，當(dāng)撥碼開關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應(yīng)變化。實(shí)驗(yàn)原理從D觸發(fā)器的特
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實(shí)驗(yàn)11：RS觸發(fā)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握RS觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為級(jí)描述方法描述RS觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是描述一個(gè)RS觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號(hào)clk，撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號(hào)S,R，觸發(fā)器的輸出信號(hào)Q和非Q，用來分別驅(qū)動(dòng)開發(fā)板上的LED，在clk上升沿的驅(qū)動(dòng)下，當(dāng)撥碼開關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應(yīng)變化。實(shí)驗(yàn)原理基本RS觸發(fā)器可以由兩
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實(shí)驗(yàn)10：七段數(shù)碼管

1. 實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握數(shù)碼管驅(qū)動(dòng)；（3）學(xué)習(xí)用Verilog HDL描述數(shù)碼管驅(qū)動(dòng)電路。2. 實(shí)驗(yàn)任務(wù)在數(shù)碼管上顯示數(shù)字。3. 實(shí)驗(yàn)原理數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖
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萊迪思推出Lattice Insights培訓(xùn)網(wǎng)站,助力FPGA應(yīng)用設(shè)計(jì)和開發(fā)

萊迪思半導(dǎo)體公司，低功耗可編程器件的領(lǐng)先供應(yīng)商，今日宣布推出官方培訓(xùn)門戶網(wǎng)站“Lattice Insights?”，幫助客戶和合作伙伴充分體驗(yàn)低功耗FPGA設(shè)計(jì)。Lattice Insights由FPGA和培訓(xùn)專家開發(fā)，提供各種學(xué)習(xí)計(jì)劃、強(qiáng)大的課程庫以及可定制的交互式講師指導(dǎo)培訓(xùn)，涵蓋FPGA開發(fā)的方方面面，包括芯片、軟件、解決方案、開發(fā)板等。萊迪思全球銷售高級(jí)副總裁Mark Nelson表示：“Lattice Insights旨在為我們的客戶提供全面的內(nèi)容和實(shí)踐培訓(xùn)，幫助他們擴(kuò)展專業(yè)知識(shí)，并將先進(jìn)的解決
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富昌電子為萊迪思新FPGA平臺(tái)Lattice Avant?提供工程支持

中國上海 – 全球知名的電子元器件分銷商富昌電子榮獲萊迪思半導(dǎo)體授予的 2022 年度最佳合作伙伴獎(jiǎng)，并且很高興將其專業(yè)工程支持?jǐn)U展到涵蓋萊迪思半導(dǎo)體的全新中端現(xiàn)場(chǎng)可編程門陣列 (FPGA) 平臺(tái) Lattice Avant?。Lattice Avant? 為通信、計(jì)算、工業(yè)和汽車市場(chǎng)等客戶應(yīng)用提供出色的能效、先進(jìn)的連接和優(yōu)化的計(jì)算功能。?與競(jìng)品相比，Lattice Avant? 幫助客戶在其設(shè)計(jì)中獲得性能優(yōu)勢(shì)，使功耗最多降低 2.5 倍，吞吐量提高 2 倍（25 Gbps SERDES），封裝
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釋放下一代車輛的無限潛力

車輛自動(dòng)化趨勢(shì)是汽車行業(yè)的一個(gè)熱門話題，盡管新冠疫情期間行業(yè)面臨諸多挑戰(zhàn)，但近年來自動(dòng)駕駛功能背后的顛覆性技術(shù)已經(jīng)取得巨大進(jìn)步。今年早些時(shí)候，麥肯錫公司發(fā)布的一份報(bào)告表明先進(jìn)的汽車自動(dòng)駕駛功能不僅為消費(fèi)者或制造商帶來巨大的增長(zhǎng)潛力，還有望革新交通運(yùn)輸行業(yè)乃至整個(gè)社會(huì)。這一趨勢(shì)在2023年國際汽車展上尤為明顯，萊迪思在展會(huì)上與其他行業(yè)領(lǐng)導(dǎo)者一起探索了汽車行業(yè)的最新創(chuàng)新成果，包括萊迪思技術(shù)如何幫助我們的客戶進(jìn)行創(chuàng)新并加快其設(shè)計(jì)開發(fā)。萊迪思展臺(tái)展示了各類汽車級(jí)解決方案的最新演示，可用于打造基于萊迪思低功耗FPG
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萊迪思推出Avant平臺(tái)，解鎖FPGA創(chuàng)新新高度

如今的企業(yè)面臨著諸多挑戰(zhàn)：快速變化的技術(shù)環(huán)境、對(duì)互連和智能似乎無止盡的需求以及網(wǎng)絡(luò)邊緣數(shù)據(jù)的爆發(fā)式增長(zhǎng)。系統(tǒng)設(shè)計(jì)人員和開發(fā)人員比以往任何時(shí)候都更需要高效靈活的處理解決方案來滿足這種加速的創(chuàng)新需求?！皵?shù)十億個(gè)由人工智能算法支持的互連傳感器、設(shè)備和系統(tǒng)每天都在生成大量數(shù)據(jù)，這加速了對(duì)網(wǎng)絡(luò)邊緣智能的需求。這一趨勢(shì)要求開發(fā)商和OEM尋找更靈活和適應(yīng)性更強(qiáng)的解決方案。萊迪思Avant的推出憑借其高性能數(shù)據(jù)處理能力迎合了這一趨勢(shì)，滿足市場(chǎng)對(duì)創(chuàng)新、高效和靈活性的迅猛需求?！盡oor Insights&Strat
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Avant：解鎖FPGA創(chuàng)新新高度

過去3年來，盡管客戶十分認(rèn)可萊迪思 (Lattice) Nexus FPGA平臺(tái)在低功耗領(lǐng)域做出的種種創(chuàng)新，但在與他們的交流過程中，我們發(fā)現(xiàn)除功耗外，性能和尺寸也日益成為客戶關(guān)注的關(guān)鍵要素。幸運(yùn)的是，這些與萊迪思最擅長(zhǎng)的領(lǐng)域完全吻合。于是，基于Nexus平臺(tái)取得的一系列創(chuàng)新成果，萊迪思推出了全新低功耗中端Avant FPGA平臺(tái)。 Avant產(chǎn)品主要面向通信、計(jì)算、工業(yè)和汽車等領(lǐng)域。與此前的產(chǎn)品相比，Avant平臺(tái)在性能和硬件資源方面得到了進(jìn)一步的強(qiáng)化，例如邏輯單元容量達(dá)到了500K，相比以往1
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