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Verilog HDL基礎知識9之代碼規(guī)范示例

  • 2.Verilog HDL 代碼規(guī)范 模板示例//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights reserved // //   File name    
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Verilog HDL基礎知識9之代碼規(guī)范

  • 1.RTL CODE 規(guī)范1.1標準的文件頭在每一個版塊的開頭一定要使用統(tǒng)一的文件頭，其中包括作者名，模塊名，創(chuàng)建日期，概要，更改記錄，版權等必要信息。 統(tǒng)一使用以下的文件頭：其中*為必需的項目//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights&nbs
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Verilog HDL基礎知識8之綜合語句

  • 可綜合語句1.要保證Verilog HDL賦值語句的可綜合性，在建模時應注意以下要點：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever、while等。5.不使用用戶自定義原語（UDP元件）。6.盡量使用同步方式設計電路。7.除非是關鍵路徑的設計，一般不采用調用門級元件來描述設計的方法，建議采用行為語句來完成設計。8.用always過程塊描述組合邏輯，應在敏感信號列表中列出所有的輸入信號。9.所有的內部寄存器都應該能夠被復位，在使用FPGA實現(xiàn)設計時，應盡量使
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Verilog HDL基礎知識7之模塊例化

  • Verilog使用模塊（module）的概念來代表一個基本的功能塊。一個模塊可以是一個元件，也可以是低層次模塊的組合。常用的設計方法是使用元件構建在設計中多個地方使用的功能塊，以便進行代碼重用。模塊通過接口（輸入和輸出）被高層的模塊調用，但隱藏了內部的實現(xiàn)細節(jié)。這樣就使得設計者可以方便地對某個模塊進行修改，而不影響設計的其他部分。在verilog中，模塊聲明由關鍵字module開始，關鍵字endmodule則必須出現(xiàn)在模塊定義的結尾。每個模塊必須具有一個模塊名，由它唯一地標識這個模塊。模塊的端口列表則描述
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Verilog HDL基礎知識6之語法結構

  • 雖然 Verilog 硬件描述語言有很完整的語法結構和系統(tǒng)，這些語法結構的應用給設計描述帶來很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎上的。有些語法結構是不能與實際硬件電路對應起來的，比如 for 循環(huán)，它是不能映射成實際的硬件電路的，因此，Verilog 硬件描述語言分為可綜合和不可綜合語言。下面我們就來簡單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉化為相應的電路結構。因此，我們常用可綜合語句來描述數(shù)字硬件電路。(2) 所
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Verilog HDL基礎知識4之阻塞賦值 & 非阻塞賦值

  • 阻塞賦值語句串行塊語句中的阻塞賦值語句按順序執(zhí)行，它不會阻塞其后并行塊中語句的執(zhí)行。阻塞賦值語句使用“=”作為賦值符。  例子 阻塞賦值語句  reg x, y, z;  reg [15:0] reg_a, reg_b;  integer count;   // 所有行為語句必須放在 initial 或 always 塊內部  initial  begin          x
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Verilog HDL基礎知識4之wire & reg

  • 簡單來說硬件描述語言有兩種用途：1、仿真，2、綜合。對于wire和reg，也要從這兩個角度來考慮。\從仿真的角度來說，HDL語言面對的是編譯器（如Modelsim等），相當于軟件思路。 這時： wire對應于連續(xù)賦值，如assignreg對應于過程賦值，如always，initial\從綜合的角度來說，HDL語言面對的是綜合器（如DC等），要從電路的角度來考慮。 這時：1、wire型的變量綜合出來一般是一根導線；2、reg變量在always塊中有兩種情況：(1)、always后的敏感表中是（a or b
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Verilog HDL基礎知識3之抽象級別

  • Verilog可以在三種抽象級別上進行描述：行為級模型、RTL級模型和門級模型。行為級（behavior level）模型的特點如下。1、它是比較高級的模型，主要用于testbench。2、它著重于系統(tǒng)行為和算法描述，不在于系統(tǒng)的電路實現(xiàn)。3、它不可以綜合出門級模型。4、它的功能描述主要采用高級語言結構，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級（register tr
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Verilog HDL基礎知識2之運算符

  • Verilog HDL 運算符介紹算術運算符首先我們介紹的是算術運算符，所謂算術邏輯運算符就是我們常說的加、減、乘、除等，這類運算符的抽象層級較高，從數(shù)字邏輯電路實現(xiàn)上來看，它們都是基于與、或、非等基礎門邏輯組合實現(xiàn)的，如下。/是除法運算，在做整數(shù)除時向零方向舍去小數(shù)部分。%是取模運算，只可用于整數(shù)運算，而其他操作符既可用于整數(shù)運算，也可用于實數(shù)運算。例子：我們在生成時鐘的時候，必須需選擇合適的timescale和precision。當我們使用“PERIOD/2”計算延遲的時候，必須保證除法不會舍棄小數(shù)部
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Verilog HDL簡介&基礎知識1

  • Verilog 是 Verilog HDL 的簡稱，Verilog HDL 是一種硬件描述語言（HDL：Hardware Description Language），硬件描述語言是電子系統(tǒng)硬件行為描述、結構描述、數(shù)據(jù)流描述的語言。利用這種語言，數(shù)字電路系統(tǒng)的設計可以從頂層到底層（從抽象到具體）逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)。然后，利用電子設計自動化（EDA)工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉換到門級電路網(wǎng)表。接下去，再用專用
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實驗22 4位串行累加器

  • 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實現(xiàn)累加器的原理及實現(xiàn)方法實驗任務設計一個4位串行累加器，電路原理框圖如圖所示，在開關K處設置串行輸入數(shù)據(jù)，在CP端輸入8個脈沖，將完成一次，兩個四位串行數(shù)據(jù)的相加，結果存D-A中。實驗原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務。累加器是一個具有特殊功能的二進制寄存器，可以存放計算產生的中間結果，省去了計算單元的讀取操作，能加快計算單
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實驗21：智力競賽搶答器

  • 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握搶答器原理；（3）學習用Verilog HDL描述方法描述搶答器。實驗任務本實驗的任務是設計一個智力競賽搶答器，帶復位和主持人控制功能。一共4組選手，用開關k1,k2,k3,k4表示主持人復位開始搶答，獲得搶答的選手顯示對應led，答題時間超過30秒報警每位選手初始分數(shù)5分（RESET復位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分數(shù)顯示在數(shù)碼管實驗原理根據(jù)搶答器的功能，
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實驗20：步進電機2

  • 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進電機技術與實現(xiàn)方法；（3）學習用Verilog HDL行為描述方法描述步進電機。實驗任務本實驗的任務設計一個步進電機運行控制電路，A、B、C、D分別表示步進電機的四相繞組，步進電機按四相四拍的方式運行。如要求電機正傳時，控制端T＝1，電機的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機反傳時，控制端T＝0，電機的四相繞組的通電順序為AC—CB—BD—DA—AC……。實驗原理為了
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實驗19：步進電機1

  • 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進電機的原理和設計方法；（3）學習用Verilog HDL描述一個步進電機電路。實驗任務本實驗的任務是設計控制四相繞組的步進電機電機正轉、反轉、停止的控制電路。要求如下：電機運轉規(guī)律為：正轉30s→停10s→反轉30s→停10s→正轉30s……實驗原理步進電機是將電脈沖信號轉變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元步進電機件。當電流流過定子繞組時，定子繞組產生一矢量磁場。該磁場會帶動轉子旋轉一角度，使得轉
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實驗18：秒表計數(shù)器

  • 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握計數(shù)器原理；（3）掌握用Verilog HDL數(shù)據(jù)流和行為級描述寄存器單元的方法。實驗任務設計簡單秒表(60進制），并要求帶啟動、復位、暫停功能。實驗原理如下所示，秒表（60進制）即顯示從00到59循環(huán)跳轉計數(shù)。并且通過開關設置，達到復位至00，任意時刻暫停和啟動的功能。我們通過將開發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計時頻率，實現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計時。通過
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hdl介紹

　HDL(Hardware Description Language)，是硬件描述語言。顧名思義，硬件描述語言就是指對硬件電路進行行為描述、寄存器傳輸描述或者結構化描述的一種新興語言。 　　主流的HDL分為VHDL和Verilog HDL。VHDL誕生于1982年。在1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本，IEEE- 1076（簡稱 [ 查看詳細 ]

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