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基于DSP和FPGA的三電平逆變器快速控制方法

目前，隨著電力電子技術(shù)的發(fā)展，高壓大容量電力電子變換技術(shù)應(yīng)用越來(lái)越廣泛，有進(jìn)一步延伸為我國(guó)新的生產(chǎn)力和經(jīng)濟(jì)增長(zhǎng)點(diǎn)的趨勢(shì)，其發(fā)展前景與計(jì)算機(jī)信
關(guān)鍵字： DSP FPGA 三電平逆變器

基于FPGA的等效時(shí)間采樣原理的實(shí)現(xiàn)

在現(xiàn)代電子測(cè)量、通訊系統(tǒng)以及生物醫(yī)學(xué)等領(lǐng)域，經(jīng)常涉及對(duì)寬帶模擬信號(hào)進(jìn)行數(shù)據(jù)采集和存儲(chǔ)，以便計(jì)算機(jī)進(jìn)一步進(jìn)行數(shù)據(jù)處理。為了對(duì)高速模擬信號(hào)進(jìn)行不
關(guān)鍵字：計(jì)算機(jī) FPGA

PCB設(shè)計(jì)規(guī)范其實(shí)就是“怎么擺”和“怎么連”

　　PCB設(shè)計(jì)紛繁復(fù)雜，各種意料之外的因素頻頻來(lái)影響整體方案的達(dá)成，如何能馴服性格各異的零散部件?怎樣才能畫出一份整齊、高效、可靠的PCB圖?今天讓我們來(lái)盤點(diǎn)一下?！　CB設(shè)計(jì)看似復(fù)雜，既要考慮各種信號(hào)的走向又要顧慮到能量的傳遞，干擾與發(fā)熱帶來(lái)的苦惱也時(shí)時(shí)如影隨形。但實(shí)際上總結(jié)歸納起來(lái)非常清晰，可以從兩個(gè)方面去入手：　　說(shuō)得直白一些就是：“怎么擺”和“怎么連”?！　÷?tīng)起來(lái)是不是非常easy?讓我們先來(lái)梳理下“怎么擺”：　　1、遵照“先大后小，先難后易”的布置原則，即重要的單元電路、核心元器件應(yīng)當(dāng)優(yōu)先布局
關(guān)鍵字： PCB

從易到難總結(jié)幾種FPGA時(shí)序約束方法

　　從最近一段時(shí)間工作和學(xué)習(xí)的成果中，我總結(jié)了如下幾種進(jìn)行時(shí)序約束的方法。按照從易到難的順序排列如下：　　1. 核心頻率約束　　這是最基本的，所以標(biāo)號(hào)為0?！　?. 核心頻率約束+時(shí)序例外約束　　時(shí)序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時(shí)序約束。如果僅有這些約束的話，說(shuō)明設(shè)計(jì)者的思路還局限在FPGA芯片內(nèi)部?！　?. 核心頻率約束+時(shí)序例外約束+I/O約束　　I/O約束包括引腳分配位置、空閑引腳驅(qū)動(dòng)方式、外部走線延時(shí)(Inpu
關(guān)鍵字： FPGA 時(shí)序約束

匯總PCB畫原理圖的十大注意事項(xiàng)

　　(1)畫原理圖的時(shí)候管腳的標(biāo)注一定要用網(wǎng)絡(luò) NET不要用文本TEXT，否則導(dǎo)PCB的時(shí)候會(huì)出問(wèn)題　　(2)畫完原理圖的時(shí)候一定要讓所有的元件都有封裝，否則導(dǎo)PCB的時(shí)候會(huì)找不到元件　　有的元件在庫(kù)里找不到是要自己畫的，其實(shí)實(shí)際中還是自己畫好，最后有一個(gè)自己的庫(kù)，那才叫方便呢。畫的過(guò)程是啟動(dòng)FILE/NEW——》選擇SCH LIB——》這就進(jìn)入了零件編輯庫(kù)——》畫完后在該元件上又鍵TOOLS—RENAME COMPONENT可重命名元件?！　≡庋b的畫法跟這個(gè)也一樣，但是選擇的是PCB LIB，元件的
關(guān)鍵字： PCB 原理圖

從原理圖到PCB設(shè)計(jì)流程，你一定要知道

　　6大PCB設(shè)計(jì)技巧，開(kāi)關(guān)電源設(shè)計(jì)一定用得上!　　在任何開(kāi)關(guān)電源設(shè)計(jì)中，PCB板的物理設(shè)計(jì)都是最后一個(gè)環(huán)節(jié)，如果設(shè)計(jì)方法不當(dāng)，PCB可能會(huì)輻射過(guò)多的電磁干擾，造成電源工作不穩(wěn)定，以下針對(duì)各個(gè)步驟中所需注意的事項(xiàng)進(jìn)行分析?！　?從原理圖到PCB設(shè)計(jì)流程　　建立元件參數(shù)——>輸入原理網(wǎng)表->設(shè)計(jì)參數(shù)設(shè)置->手工布局->手工布線->驗(yàn)證設(shè)計(jì)——>復(fù)查->CAM輸出?！　?參數(shù)設(shè)置　　相鄰導(dǎo)線間距必須能滿足電氣安全要求，而且為了便于操作和生產(chǎn)，間距也應(yīng)盡量寬些。最小間距
關(guān)鍵字： PCB Layer

基于FPGA的生物芯片掃描儀位置檢測(cè)

引言生物芯片是20世紀(jì)末隨ldquo;人類基因組計(jì)劃rdquo;的研究和發(fā)展而產(chǎn)生的一項(xiàng)高新技術(shù)，是人們高效地大規(guī)模獲取生物信息的有效手段。目前大部分生
關(guān)鍵字：測(cè)量 FPGA

基于FPGA的高壓變頻器中性點(diǎn)偏移技術(shù)的算法實(shí)現(xiàn)

0 引言在高壓變頻器正常運(yùn)行過(guò)程中，如果功率單元出現(xiàn)故障，一般的實(shí)現(xiàn)方法是將此故障功率單元旁通，同時(shí)讓其它兩相相應(yīng)的功率單元也同時(shí)旁通，這樣使
關(guān)鍵字：控制 FPGA

高速手勢(shì)識(shí)別系統(tǒng)解決方案

1設(shè)計(jì)摘要目前，研究自然化的人機(jī)交互是當(dāng)今計(jì)算機(jī)科學(xué)技術(shù)領(lǐng)域的主要研究熱點(diǎn)之一，手勢(shì)輸入作為一種自然、豐富、直接的交互手段在人機(jī)交互技術(shù)中占有
關(guān)鍵字：計(jì)算機(jī) FPGA

FPGA/EPLD的自上而下(Top-Down)設(shè)計(jì)方法解析

FPGA/EPLD的自上而下(Top-Down)設(shè)計(jì)方法：傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的，通過(guò)調(diào)用FPGA/EPLD廠商所提供的相應(yīng)物理元件庫(kù)，在電路原理圖
關(guān)鍵字： FPGA EPLD 自上而下

利用FPGA實(shí)現(xiàn)的一種機(jī)載高清視頻處理模塊

現(xiàn)代飛機(jī)座艙顯示技術(shù)的發(fā)展日新月異，需要顯示各種傳感器信息的數(shù)據(jù)已經(jīng)達(dá)到海量規(guī)模。飛行員在不同飛行時(shí)段獲得的信息也越來(lái)越多，為了使飛行員能夠
關(guān)鍵字：視頻 FPGA

“FPGA+CPU” 并行處理大行其道

深亞微米時(shí)代，傳統(tǒng)材料、結(jié)構(gòu)乃至工藝都在趨于極限狀態(tài)，摩爾定律也已有些捉襟見(jiàn)肘。而步入深亞納米時(shí)代，晶體管的尺寸就將接近單個(gè)原子，無(wú)法再往下
關(guān)鍵字： FPGA CPU 嵌入式并行處理

基于FPGA消除噪聲干擾方法詳解

許多高速數(shù)據(jù)采集應(yīng)用，如激光雷達(dá)或光纖測(cè)試等，都需要從嘈雜的環(huán)境中采集小的重復(fù)信號(hào)，因此對(duì)于數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)來(lái)說(shuō)，最大的挑戰(zhàn)就是如何最大限
關(guān)鍵字：噪聲 FPGA 信號(hào)平均

高云半導(dǎo)體公司發(fā)布基于晨熙家族FPGA的RISC-V微處理器早期使用者計(jì)劃

　　中國(guó)廣州，2018年8月16日，國(guó)內(nèi)領(lǐng)先的可編程邏輯器件供應(yīng)商——廣東高云半導(dǎo)體科技股份有限公司(如下簡(jiǎn)稱“高云半導(dǎo)體”)，今日宣布發(fā)布基于高云半導(dǎo)體FPGA的RISC-V微處理器早期使用者計(jì)劃，該計(jì)劃是基于晨熙家族 GW2A 系列FPGA芯片的包括系統(tǒng)級(jí)參考設(shè)計(jì)的FPGA編程BIT文件、GW2A開(kāi)發(fā)板等的完整解決方案，其中系統(tǒng)級(jí)參考設(shè)計(jì)包括RISC-V MCU內(nèi)核、AHB & APB總線、存儲(chǔ)器控制單元及若干外設(shè)?！　ISC-V作為指令集體系結(jié)構(gòu)(ISA)的開(kāi)放規(guī)范，RISC-V ISA設(shè)
關(guān)鍵字：高云 FPGA RISC-V