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硬盤驅(qū)動器市場增長迅速 LSI讀取信道出貨超10億

  • 　　LSI 公司宣布使用其讀取信道技術(shù)的硬盤驅(qū)動器出貨量已超過10億，該里程碑進一步加強了公司在硬盤驅(qū)動器SoC系統(tǒng)級芯片部件方面的技術(shù)領(lǐng)先地位。 　　LSI讀取信道技術(shù)源自AT&T，作為Bell實驗室通訊開拓工作的一部分，自1992起讀取信道開始量產(chǎn)。LSI在讀取信道技術(shù)方面的開發(fā)方面一直處于市場領(lǐng)先地位，近期剛推出了業(yè)界第一款65nm迭代解碼讀取信道解決方案。* 　　“該里程碑式的數(shù)字代表著自讀取信道技術(shù)獲得采用以來30%的硬盤數(shù)量。”LSI存儲周邊產(chǎn)品部門執(zhí)行副總裁和總經(jīng)理Ruedige
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杰得三大系列多媒體SOC芯片亮相高交會

  •     作為業(yè)界領(lǐng)先的多媒體SoC芯片以及解決方案提供商，上海杰得微電子今年再次盛變裝亮相中國國際高新技術(shù)成果交易會（高交會）。這已是杰得連續(xù)第三年參加此次盛會。     在本次高交會上，杰得展示了擁有自主知識產(chǎn)權(quán)的三大系列多媒體SoC芯片。其中包括廣獲殊榮的Z228、全球首款支持多格式硬件解碼的移動多媒體處理器X900，以及高集成度多媒體SoC芯片A100。由于其在芯片架構(gòu)、自主音頻格式開發(fā)等方面的突出貢獻，本屆高交會組委會為A100頒發(fā)了“
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FPGA在語音存儲與回放系統(tǒng)中的應(yīng)用

  • 　　1 引言 　　隨著數(shù)字信號處理器、超大規(guī)模集成電路的高速發(fā)展，語音記錄技術(shù)已從模擬錄音階段過渡到數(shù)字錄音階段。在數(shù)字化錄音技術(shù)中，壓縮后的語音數(shù)據(jù)有些存儲在硬盤中，有些存儲在帶有掉電保護功能的RAM或FLASH存儲器中。筆者介紹的語音存儲與回放系統(tǒng)，未使用專用的語音處理芯片，不需要擴展接口電路，只利用FPGA作為核心控制器，就能完成語音信號的數(shù)字化處理，即實現(xiàn)語音的存儲與回放。 　　2 系統(tǒng)總體結(jié)構(gòu) 　　數(shù)字化語音存儲與回放系統(tǒng)的基本工作原理是將模擬語音信號通過模數(shù)轉(zhuǎn)換器(A/D)轉(zhuǎn)換成數(shù)字信號
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基于FPGA的32 Kbit/s CVSD語音編解碼器的實現(xiàn)

  • 　　64 Kbit/s的A律或μ律的對數(shù)壓擴PCM編碼在大容量的光纖通信系統(tǒng)和數(shù)字微波系統(tǒng)中已得到廣泛應(yīng)用，但由于占用較大的傳輸帶寬和具有復(fù)雜的成幀結(jié)構(gòu)，PCM編碼不適合無線語音系統(tǒng)的應(yīng)用。連續(xù)可變斜率增量(Continuously Variable Slope Delta，CVSD)調(diào)制以其較低的應(yīng)用難度、成本和編碼速率，較好的語音質(zhì)量廣泛應(yīng)用于戰(zhàn)術(shù)通信網(wǎng)、衛(wèi)星通信、藍牙等無線語音傳輸領(lǐng)域。近年來FPGA不斷發(fā)展演化，并在構(gòu)架方面針對DSP應(yīng)用有了顯著增強。這些增強使得FPGA能夠支持各領(lǐng)域的眾多復(fù)雜D
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富士通微電子推出新款移動WiMAX SoC產(chǎn)品

  • 　　富士通(Fujitsu)微電子(上海)有限公司近日宣布，富士通微電子將參加10月22-23日于臺北TICC舉辦的2007WiMAXForumTaipeiShowcase&Conference，并將在會上推出其最新的WiMAX移動設(shè)備技術(shù)。 　　富士通微電子將推出其MB87K21802.16e-2005移動WiMAXSoC產(chǎn)品，這是一款單芯片MAC和PHY混合信號設(shè)備，它優(yōu)化了移動終端及PC卡的使用。在實際環(huán)境中，基于MIMO技術(shù)的無線演示操作，展示了如何以多媒體流的方式，將存儲在視頻服務(wù)器上
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基于FPGA的32Kbit/s CVSD語音編解碼器的實現(xiàn)

  • 筆者結(jié)合FPGA的靈活性、強大的數(shù)字信號處理能力、較短的開發(fā)周期，提出了基于FPGA的32 Kbit/s CVSD語音編解碼器。
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采用AVR單片機對FPGA進行配置

  •     Altera公司的ACEX、FLEX等系列的FPGA芯片應(yīng)用廣泛，但其FPGA基于SRAM結(jié)構(gòu)，決定電路邏輯功能的編程數(shù)據(jù)存儲于SRAM中。由于SRAM的易失性，每次上電時必須重新把編程數(shù)據(jù)裝載到SRAM中，這一過程就是FPGA的配置過程。FPGA的配置分為主動式和被動式。在主動模式下，F(xiàn)PGA上電后主動將配置數(shù)據(jù)從專用的EPROM(如EPC1，EPC2等)加載到SRAM中。被動模式下，F(xiàn)PGA為從屬器件，由相應(yīng)的控制電路或微處理器控制配置過程，包括通過下載
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FPGA的堆疊封裝，欲革背板與SoC的命

  • 　　FPGA最基本的應(yīng)用是橋接。隨著FPGA的門數(shù)不斷提高，雄心勃勃的FPGA巨頭們早已不滿足這些，他們向著信號處理、互聯(lián)性和高速運算方向發(fā)展。未來，F(xiàn)PGA還有望與模擬和存儲器廠商合作，做出SIP（堆疊封裝）。 　　最近，筆者訪問了Xilinx公司的CTO Ivo Bolsens，他說未來的FPGA一方面是在功耗、性能、價格方面進行不停地改進，未來將出現(xiàn)革命性的變化就是利用推迭封裝（SIP），一個封裝里面放多個裸片的技術(shù)，那么FPGA平臺可能就會成為一個標準的、虛擬的SoC（Virtual SoC）的
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基于FPGA的計算機防視頻信息泄漏系統(tǒng)設(shè)計

  • 　　假如顯示終端為數(shù)字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計算機每個像素點的圖像信號經(jīng)過數(shù)字光處理DLP(Digital Light Processing)后，存入SDRAM雙向緩存器，當一幀圖像接收完畢時，內(nèi)部數(shù)據(jù)處理電路同時激發(fā)各像素點對應(yīng)的微鏡運動，完成一幀圖像的顯示。DMD顯示器峰值數(shù)字驅(qū)動電壓不超過33.5V，電磁輻射很低，且各微鏡片同時驅(qū)動，形成相互干擾的向外輻射信號，解碼難度極大，從而使其成為無信息泄漏的顯示器。此時，視頻電纜的輻射在整個視頻通路
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嵌入式系統(tǒng)中從串配置FPGA的實現(xiàn)

  • 　　本文主要論述在ARM嵌入式系統(tǒng)中如何實現(xiàn)FPGA從串配置的方法，將系統(tǒng)程序及配置數(shù)據(jù)存儲在系統(tǒng)Flash中，利用ARM的通用I/O口產(chǎn)生配置時序，省去專用的配置PROM。 　　文中ARM微處理器采用samsung公司的ARM7TDMI系列中的S3C4480X，F(xiàn)PGA采用xilinx 　　公司spartan3E系列中的XC3S100E，詳細討論FPGA的從串配置的時序，同時論述S3C4480X從串配置spartan3E系列FPGA的軟、硬件實現(xiàn)方法。實踐證明，該方法在成本、體積、靈活性上均具有優(yōu)勢
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基于FPGA的TDI－CCD時序電路的設(shè)計

  • 文中較為詳細地介紹了TDI-CCD的結(jié)構(gòu)和工作原理，并根據(jù)工程項目所使用的IL－E2 TDI-CCD的特性，設(shè)計了一種基于現(xiàn)場可編程門陣列 (FPGA) 的TDI-CCD時序電路
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在嵌入式系統(tǒng)中用FPGA進行開發(fā)的幾個發(fā)展方向

  •     顧名思義，嵌入式系統(tǒng)指的是嵌入到系統(tǒng)內(nèi)部的計算機系統(tǒng)，是面向特定應(yīng)用設(shè)計的專用計算機系統(tǒng)。     早期的嵌入式系統(tǒng)一般是以通用處理器或單片機為核心，在外圍電路中加入存儲器、功率驅(qū)動器、通信接口、顯示接口、人機輸入接口等外圍接口，再加上應(yīng)用軟件，有些還加上了嵌入式操作系統(tǒng)，從而構(gòu)成完整的系統(tǒng)。 　　隨著微電子技術(shù)的進步，SoC已經(jīng)在很多應(yīng)用中取代了傳統(tǒng)的以單片機為中心的架構(gòu)，將很多外設(shè)和存儲器集成在一個芯片中，使系統(tǒng)的
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FPGA助力高端存儲器接口設(shè)計

  • 高性能系統(tǒng)設(shè)計師在滿足關(guān)鍵時序余量的同時要力爭獲得更高性能，而存儲器接口設(shè)計則是一項艱巨挑戰(zhàn)。雙倍數(shù)據(jù)速率SDRAM和4倍數(shù)據(jù)速率SDRAM都采用源同步接口來把數(shù)據(jù)和時鐘(或選通脈沖)由發(fā)射器傳送到接收器。接收器接口內(nèi)部利用時鐘來鎖存數(shù)據(jù)，此舉可消除接口控制問題(例如在存儲器和FPGA間的信號傳遞時間)，但也為設(shè)計師帶來了必須解決的新挑戰(zhàn)。  關(guān)鍵問題之一就是如何滿足各種讀取數(shù)據(jù)捕捉需求以實現(xiàn)高速接口。隨著數(shù)據(jù)有效窗越來越小，該問題也益發(fā)重要；同時，更具挑戰(zhàn)性的問題是，如何讓接收到的時鐘與數(shù)據(jù)中
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FPGA助力高端存儲器接口設(shè)計

  • 　　高性能系統(tǒng)設(shè)計師在滿足關(guān)鍵時序余量的同時要力爭獲得更高性能，而存儲器接口設(shè)計則是一項艱巨挑戰(zhàn)。雙倍數(shù)據(jù)速率SDRAM和4倍數(shù)據(jù)速率SDRAM都采用源同步接口來把數(shù)據(jù)和時鐘(或選通脈沖)由發(fā)射器傳送到接收器。接收器接口內(nèi)部利用時鐘來鎖存數(shù)據(jù)，此舉可消除接口控制問題(例如在存儲器和FPGA間的信號傳遞時間)，但也為設(shè)計師帶來了必須解決的新挑戰(zhàn)。 　　關(guān)鍵問題之一就是如何滿足各種讀取數(shù)據(jù)捕捉需求以實現(xiàn)高速接口。隨著數(shù)據(jù)有效窗越來越小，該問題也益發(fā)重要;同時，更具挑戰(zhàn)性的問題是，如何讓接收到的時鐘與數(shù)據(jù)中心
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用FPGA實現(xiàn)數(shù)據(jù)遠距離的高精度傳輸

  • 　　1 意義 　　簡單的多機間數(shù)據(jù)通信在我們的設(shè)計中很普遍，一般情況下數(shù)據(jù)傳輸距離很短，不會超過百十m，因此僅采用雙絞線加RS232或RS485標準就可以有效傳輸。但有時多機之間的距離也會很遠，如我們所設(shè)計的一個氣象項目，就要求子站遍布在基站1km范圍內(nèi)。因此在考慮成本、不增加很多設(shè)備的前提下，有效防止噪聲干擾，保證子站與基站的數(shù)據(jù)高精確傳輸就很重要。 　　 　　通常多機短距通信中，可以在收發(fā)端加入奇校驗、累加和校驗等出錯就重發(fā)的防噪聲措施;但以上措施都只能檢錯，不能糾錯，也就是說傳輸過程
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