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MAX II CPLD應(yīng)用手冊(cè)

無(wú)論是設(shè)計(jì)通信、消費(fèi)、計(jì)算機(jī)或工業(yè)應(yīng)用，MAX?II器件都能夠?yàn)槌杀竞凸β适芟薜目刂仆ǖ缿?yīng)用提供所需的功能。MAX II更低的價(jià)格，更低的功率和更大的容量使其成為復(fù)雜控制應(yīng)用的理想方案，包括以往不可能在CPLD中實(shí)現(xiàn)的新應(yīng)用。MAX II器件采用了全新 CPLD體系結(jié)構(gòu)，比以往的MAX器件有重大改進(jìn)。
關(guān)鍵字：應(yīng)用手冊(cè) CPLD

基于CPLD/FPGA的出租車(chē)計(jì)費(fèi)系統(tǒng)

介紹了出租車(chē)計(jì)費(fèi)器系統(tǒng)的組成及工作原理，簡(jiǎn)述了在EDA平臺(tái)上用單片CPLD器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過(guò)程。論述了車(chē)型調(diào)整模塊、計(jì)程模塊、計(jì)費(fèi)模塊、譯碼動(dòng)態(tài)掃描模塊等的設(shè)計(jì)方法與技巧。
關(guān)鍵字： CPLD／PPGA 硬件描述語(yǔ)言出租車(chē)計(jì)費(fèi)器 MAX+PLUS軟件數(shù)字系統(tǒng)

用MAX＋PLUSⅡ開(kāi)發(fā)Altera CPLD

介紹利用MAX＋PLUSⅡ軟件對(duì)Altera公司的CPLD進(jìn)行圖形設(shè)計(jì)、編譯以及在系統(tǒng)編程的基本方法和步驟。
關(guān)鍵字： PlusⅡ軟件 CPLD 在線(xiàn)編程 Max

CPLD芯片選型（四）

目前，世界上兩大可編程邏輯芯片制造廠(chǎng)商Lattice、Vantis 強(qiáng)強(qiáng)聯(lián)手，其ispLSI 系列和MACH 系列CPLD 產(chǎn)品具有集成度高、速度快、可靠性強(qiáng)等特點(diǎn)，代表著該領(lǐng)域的很高水平，并且有著豐富的軟件支持，是可編程器件的首選產(chǎn)品之一。
關(guān)鍵字：可編程邏輯 Lattice Vantis CPLD MACH系列 ispLSI系列

CPLD芯片選型（三）

Xilinx CoolRunner 系列CPLD器件分CoolRunner-Ⅱ系列和CoolRunner XPLA 3系列器件。1999年8月，Xilinx收購(gòu)了Philips的CoolRunner生產(chǎn)線(xiàn)并開(kāi)始提供XPLA（eXtenden Programmable Logic Array，加強(qiáng)型可編程邏輯陣列）系列器件
關(guān)鍵字： Xilinx CoolRunner CPLD

CPLD芯片選型（二）

Xilinx CPLD 器件可使用 Foundation 或 ISE 開(kāi)發(fā)軟件進(jìn)行開(kāi)發(fā)設(shè)計(jì)，也可使用專(zhuān)門(mén)針對(duì) CPLD 器件的 Webpack 開(kāi)發(fā)軟件進(jìn)行設(shè)計(jì)。XC9500系列器件分XC9500 5V器件、XC9500XL 3.3V器件和XC9500XV 2.5V器件3種類(lèi)型，XC9500系列可提供從最簡(jiǎn)單的PAL綜合設(shè)計(jì)到最先進(jìn)的實(shí)時(shí)硬件現(xiàn)場(chǎng)升級(jí)的全套解決方案。
關(guān)鍵字： Xilinx XC9500 CPLD

CPLD芯片選型（一）

經(jīng)過(guò)幾十年的發(fā)展，全球各大開(kāi)發(fā)商和供貨商都開(kāi)發(fā)出了多種可編程邏輯器件 . 比較典型的就是 Xilinx 公司的 FPGA 器件和 Altera 公司的 CPLD 器件系列，他們開(kāi)發(fā)較早，占有大部分市場(chǎng)?在歐洲用 Xilinx 的人多，而 Altera 公司占有日本和亞太地區(qū)的大部分市場(chǎng)，在美國(guó)則是平分秋色。
關(guān)鍵字： Xilinx Altera 芯片選型 CPLD

FPGA/CPLD 的設(shè)計(jì)思想與技巧

FPGA/CPLD 的設(shè)計(jì)思想與技巧是一個(gè)非常大的話(huà)題，由于篇幅所限，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線(xiàn)操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日后的設(shè)計(jì)工作，將取得事半功倍的效果！
關(guān)鍵字：設(shè)計(jì)思想 FPGA CPLD

CPLD/FPGA技術(shù)及電子設(shè)計(jì)自動(dòng)化

電子設(shè)計(jì)自動(dòng)化（EDA）的實(shí)現(xiàn)是與CPLD/FPGA技術(shù)的迅速發(fā)展息息相關(guān)的。CPLD/FPGA是80年代中后期出現(xiàn)的，其特點(diǎn)是具有用戶(hù)可編程的特性。利用PLD/FPGA，電子系統(tǒng)設(shè)計(jì)工程師可以在實(shí)驗(yàn)室中設(shè)計(jì)出專(zhuān)用IC，實(shí)現(xiàn)系統(tǒng)的集成，從而大大縮短了產(chǎn)品開(kāi)發(fā)、上市的時(shí)間，降低了開(kāi)發(fā)成本。此外，CPLD/FPGA還具有靜態(tài)可重復(fù)編程或在線(xiàn)動(dòng)態(tài)重構(gòu)特性，使硬件的功能可象軟件一樣通過(guò)編程來(lái)修改，不僅使設(shè)計(jì)修改和產(chǎn)品升級(jí)變得十分方便，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。
關(guān)鍵字：可編程邏輯器件 FPGA CPLD 電子設(shè)計(jì) 靈活性

基于CPLD的電子存包系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

近年來(lái),隨著信息科技的發(fā)展,電子存包系統(tǒng)由于其安全性高、可靠性高、方便快捷等特點(diǎn),在車(chē)站碼頭、超市、圖書(shū)館、賓館、游泳館、俱樂(lè)部等公共場(chǎng)所及機(jī)關(guān)、企事業(yè)單位文件檔案管理等部門(mén)得到了廣泛的應(yīng)用,有著廣闊的市場(chǎng)前景。
關(guān)鍵字： CPLD

什么是CPLD

CPLD（Complex Programmable Logic Device）是Complex PLD的簡(jiǎn)稱(chēng),一種較PLD為復(fù)雜的邏輯元件。CPLD是一種用戶(hù)根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。
關(guān)鍵字： CPLD

基于單片機(jī)和CPLD的DDS正交信號(hào)源

基于單片機(jī)和CPLD的DDS正交信號(hào)源，其頻率幅度可精密控制，擴(kuò)展輸出頻率達(dá)300 kHz，增加掃頻輸出功能。采用紅外鍵盤(pán)控制頻率和幅度，采用液晶同步顯示信號(hào)的頻率和幅度；輸出端產(chǎn)生正弦波、方波、三角波、鋸齒波，梯形波、短形波、頻率突變的方波、尖脈沖數(shù)字信號(hào)等，且具有掃頻輸出的功能。測(cè)試結(jié)果表明，系統(tǒng)穩(wěn)定可靠，人機(jī)交互界面友好，操作簡(jiǎn)單方便。
關(guān)鍵字： DDS 正交信號(hào)源 CPLD 濾波器 DT9205 AT28C64

全面剖析SOPC

SOPC一詞主要是源自Altera, 其涵義是因?yàn)槟壳癈PLD/FPGA的容量愈來(lái)愈大, 性能愈來(lái)愈好, 加上價(jià)格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因?yàn)镃PLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實(shí)現(xiàn)一個(gè)高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類(lèi)似的觀念也鑒于Xilinx的Platform FPGA.
關(guān)鍵字： SOPC CPLD FPGA

基于CPLD的字符疊加器的設(shè)計(jì)

本文提出一種基于CPLD的簡(jiǎn)易字符疊加器，具有成本低、抗干擾性能好等特點(diǎn)，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計(jì)靈活性。
關(guān)鍵字：字符疊加器 RAM CPLD VHDL

基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片的設(shè)計(jì)方案

設(shè)計(jì)了一組基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線(xiàn)的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過(guò)程，
關(guān)鍵字： PLC FIFO CPLD 總線(xiàn)協(xié)議