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基于OpenVera構(gòu)建以太網(wǎng)MAC芯片驗(yàn)證平臺(tái)

• 引言當(dāng)芯片的設(shè)計(jì)規(guī)模越來(lái)越大，朝向SoC發(fā)展時(shí)，RTL級(jí)功能仿真時(shí)間還可以忍受，但門(mén)級(jí)仿真己經(jīng)成為不可能繼續(xù)廣泛使用的技術(shù)了。對(duì)設(shè)計(jì)進(jìn)行完備性驗(yàn)證要求有足夠的測(cè)試向量，隨著設(shè)計(jì)規(guī)模的增大，需要的仿真向量也急劇增加。近十年來(lái)，芯片的設(shè)計(jì)規(guī)模增大了100倍，仿真向量增加了近10000倍。二者的共同作用使門(mén)級(jí)仿真所需的時(shí)間飛速增長(zhǎng)。要找到如此龐大的能夠保證驗(yàn)證完備性的仿真向量集也變得不太可能。 另一方面，芯片設(shè)計(jì)又面臨著上市時(shí)間的巨大壓力，驗(yàn)證的不足直接導(dǎo)致芯片不能通過(guò)測(cè)試，由此可能造成更大的損失。驗(yàn)證，尤其
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