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EEPW首頁(yè) >> 主題列表 >> 多時(shí)鐘域

FPGA中的多時(shí)鐘域設(shè)計(jì)

  • FPGA中的多時(shí)鐘域設(shè)計(jì)-在一個(gè)SOC設(shè)計(jì)中,存在多個(gè)、獨(dú)立的時(shí)鐘,這已經(jīng)是一件很平常的事情了。大多數(shù)的SOC器件都具有很多個(gè)接口,各個(gè)接口標(biāo)準(zhǔn)都可能會(huì)使用完全不同的時(shí)鐘頻率。
  • 關(guān)鍵字: FPGA  多時(shí)鐘域  

多時(shí)鐘域數(shù)據(jù)傳遞的Spartan-II FPGA實(shí)現(xiàn)

  • 本文采用FPGA來(lái)設(shè)計(jì)一款廣泛應(yīng)用于計(jì)算機(jī)、Modem、數(shù)據(jù)終端以及許多其他數(shù)字設(shè)備之間的數(shù)據(jù)傳輸?shù)膶S卯惒讲⑿型ㄐ沤涌谛酒?,?shí)現(xiàn)了某一時(shí)鐘域(如66 MHz)的8位并行數(shù)據(jù)到另一低時(shí)鐘域(如40 MHz)16位并行數(shù)據(jù)的異步轉(zhuǎn)換,并且客戶可以根據(jù)自己的要求進(jìn)行數(shù)據(jù)定義。完成數(shù)據(jù)在不同時(shí)鐘域間的正確傳遞的同時(shí)防止亞穩(wěn)態(tài)的出現(xiàn),保持系統(tǒng)的穩(wěn)定,是電路設(shè)計(jì)的關(guān)鍵。
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多時(shí)鐘域介紹

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