首頁　 資訊　 商機(jī) 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> 位同步時鐘

基于FPGA的提取位同步時鐘DPLL設(shè)計(jì)

  • 在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取幀同步及對接收的數(shù)字碼元進(jìn)行各種處理的過程中也為系統(tǒng)提供了一個基準(zhǔn)
  • 關(guān)鍵字： FPGA  DPLL  位同步時鐘    

一種快速位同步時鐘提取方案及實(shí)現(xiàn)

  • 本文比較了兩種常用位同步提取電路的優(yōu)缺點(diǎn)，在此基礎(chǔ)上提出了一種基于CPLD/FPGA、用于數(shù)字通信系統(tǒng)的新型快速位同步方案。此方案借助Altera的設(shè)計(jì)工具設(shè)計(jì)了位同步提取電路，并利用FPGA予以實(shí)現(xiàn)，同時給出了該電路的仿真試驗(yàn)波形圖。
  • 關(guān)鍵字： 位同步時鐘  方案    
共2條 1/1 1

位同步時鐘介紹

您好，目前還沒有人創(chuàng)建詞條位同步時鐘!
歡迎您創(chuàng)建該詞條，闡述對位同步時鐘的理解，并與今后在此搜索位同步時鐘的朋友們分享。    創(chuàng)建詞條

熱門主題

樹莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473