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大幅縮減設(shè)計進(jìn)程 Cadence新設(shè)備為硬件仿真驗證提速

當(dāng)前隨著國內(nèi)IC設(shè)計產(chǎn)業(yè)越來越受關(guān)注，短時間內(nèi)涌現(xiàn)出海量的IC設(shè)計初創(chuàng)企業(yè)，對這些初創(chuàng)或者正在快速成長的IC設(shè)計企業(yè)來說，如何盡可能縮短設(shè)計進(jìn)程，加速設(shè)計上市時間是一個不可回避的關(guān)鍵點。作為當(dāng)下幾乎已經(jīng)占據(jù)IC設(shè)計近60%工作量的仿真與驗證環(huán)節(jié)，如果能夠借助先進(jìn)的工具大幅縮短這個過程所需的時間，那么將為諸多IC設(shè)計企業(yè)的產(chǎn)品成功增添重要的砝碼。為了更好地提升IC設(shè)計客戶的仿真與驗證效率，三大EDA公司不斷更新各自的仿真驗證工具，希望盡可能將該環(huán)節(jié)的時間大幅壓縮，其中Cadence選擇推出下一代
關(guān)鍵字： Cadence Palladium Z2 Protium X2 仿真驗證

介紹了一種適用于5000邏輯單元以上規(guī)模電路的可配置EDA仿真驗證方法?它由可配置的測試臺生成器自動產(chǎn)生測試臺，并管理測試向量的注人和仿真狀態(tài)的存儲
關(guān)鍵字：仿真驗證 EDA 配置

嚴(yán)格來講，F(xiàn)PGA設(shè)計驗證包括功能與時序仿真和電路驗證。仿真是指使用設(shè)計軟件包對已實現(xiàn)的設(shè)計進(jìn)行完整測試，模擬實際物理環(huán)境下的工作情況。
關(guān)鍵字：仿真驗證 ModelSim FPGA CompilerII FoundationSeries Quartus

這里我們使用一個波形發(fā)生器作為例子，來說明如何使用Modelsim對Quartus II生成的IP Core和相應(yīng)的HDL文件進(jìn)行功能仿真和時序仿真。這個例子里面使用到了由Quartus II生成的一個片上ROM存儲單元。這種存儲單元和RAM一樣，都是基本的FPGA片上存儲單元，在以后的設(shè)計里面會經(jīng)常使用到。
關(guān)鍵字：仿真驗證功能仿真 FPGA 時序仿真

隨著設(shè)計量和復(fù)雜度的不斷增加，數(shù)字設(shè)計驗證變得越來越難，所消耗的成本也越來越高。面對這種挑戰(zhàn)，驗證工程師必須依靠相應(yīng)的驗證工具和方法才行。對于大型的設(shè)計，比如上百萬門的設(shè)計驗證，工程師必須使用一整套規(guī)范的驗證工具；而對于較小的設(shè)計，使用具有HDL testbench的仿真器是一個不錯的選擇。
關(guān)鍵字：仿真驗證仿真測試文件 FPGA Testbench

　　在光信號接收應(yīng)用中，TIA幾乎是必不可少的。光本身為載波，載波上附帶光信號，其中光信號可能相當(dāng)?shù)奈⑷?。比如平均值?mA的光電流，其信號強度如果只有1μA甚至更少達(dá)到nA級情況，如何在比較大的基底電流中提取這個微弱的信號，并且保持比較高的帶寬是一個值得研究的課題，而且存在很多的實際應(yīng)用
關(guān)鍵字：高靈敏度 TIA 仿真驗證

　　全球IC設(shè)計與10年之前有很大差別，那時EVE公司剛開始設(shè)計它的第一個產(chǎn)品。在2000年時半導(dǎo)體業(yè)正狂熱的進(jìn)入一個新時代。　　回看那時，工藝技術(shù)是180納米及設(shè)計晶體管的平均數(shù)在2000萬個。一個ASIC平均100萬門，而大的設(shè)計到1000萬門及最大的設(shè)計在1億個門。僅只有很少部分設(shè)計從功能上采用嵌入式軟件。　　驗證占整個設(shè)計周期的70%時間及僅只有在大的CPU或圖像芯片設(shè)計中才采用仿真emulation。在2000年EVE的仿真系統(tǒng)能夠進(jìn)行60萬門的ASIC，幾乎己到極限。　　到2010
關(guān)鍵字：芯片設(shè)計 ASIC 仿真驗證

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