基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

　　通過異步比較讀寫指針ptr以及讀寫指針的最高兩位 進(jìn)行判斷，產(chǎn)生兩個(gè)異步的空/滿標(biāo)志信號(aempty/afull)送入讀寫模塊進(jìn)行同步，最后向外部輸出兩個(gè)同步的空/滿信號(rempty/wfull)?？?滿信號的產(chǎn)生過程：如圖5所示，對于深度是2n的異步FIFO，按照其讀指針rptr[n:0]和寫指針wptr[n:0]最高兩位的不同取值，可把地址空間分為四個(gè)像限[4]。當(dāng)寫指針比讀指針落后一個(gè)像限時(shí)，意味著寫指針即將從后面追上讀指針，FIFO處于“可能將滿”狀態(tài)，在圖6所示的空滿信號產(chǎn)生邏輯框圖中聲明一個(gè) direction信號并把它置為1；當(dāng)讀寫指針完全相等并且direction為1時(shí)，則FIFO處于滿狀態(tài)并且把滿信號afull置為0(低電平有效)；當(dāng)讀指針比寫指針落后一個(gè)像限時(shí)，意味著讀指針即將追上寫指針，F(xiàn)IFO處于“可能將空”狀態(tài)，或者當(dāng)寫操作復(fù)位信號wrst有效時(shí)，再進(jìn)行讀操作，則FIFO也處于“可能將空”狀態(tài)，此時(shí)把direction信號置為0；當(dāng)讀寫指針完全相等并且direction為0時(shí)，則FIFO處于空狀態(tài)，空標(biāo)志信號aempty置為0。

       
　　讀寫地址異步相比較產(chǎn)生低電平有效的空/滿標(biāo)志，其中異步滿信號(afull)要同步到寫時(shí)鐘域 (wclk)，異步空信號(aempty)要同步到讀時(shí)鐘域(rclk)，以消除亞穩(wěn)態(tài)的影響，并向外界輸出同步的空/滿信號。下面以滿信號 (wfull)為例說明同步信號的產(chǎn)生過程：滿信號afull是因?yàn)閷懙刂纷飞狭俗x地址并比讀地址多循環(huán)一次所產(chǎn)生，此時(shí)不能再向FIFO中寫入數(shù)據(jù)，否則會(huì)造成FIFO寫溢出。由于寫地址(wptr)的變化產(chǎn)生FIFO滿標(biāo)志afull，即afull的下降沿與wptr同屬于寫時(shí)鐘域。當(dāng)讀地址增加時(shí)，表明已經(jīng)從FIFO中讀走了一個(gè)數(shù)據(jù)，afull由有效的低電平變?yōu)闊o效的高電平，即afull的上升沿與rptr同屬于讀時(shí)鐘域。可見，afull由高變低與寫時(shí)鐘(wclk)同步，而由低變高則與讀時(shí)鐘(rclk)同步。由于滿標(biāo)志afull只影響FIFO的寫入，故將其同步到寫時(shí)鐘域。如圖6所示，采用雙鎖存器法將afull過渡到寫時(shí)鐘域，最后得到的滿信號wfull就屬于寫時(shí)鐘域。同理可以得到空標(biāo)志信號rempty。用Verilog代碼實(shí)現(xiàn)如下：
　　wire dirset=~((wptr[n]^rptr[n-1]) & ~(wptr[n-1]^rptr[n]));
　　wire dirrst=~((~(wptr[n]^rptr[n-1]) & (wptr[n-1]^rptr[n])) |~wrst);
　　always @(posedge high or negedge dirset or negedge dirrst)
　　if (!dirrst) direction <= 1′b0;
　　else if (!dirset) direction <= 1′b1;
　　else direction <= high;
　　assign aempty=~((wptr==rptr) && !direction);
　　assign afull=~((wptr==rptr) && direction);
　　always @(posedge rclk or negedge aempty)
　　if (!aempty) {rempty,rempty2} <= 2′b11;
　　else {rempty,rempty2} <= {rempty2,~aempty};
　　always @(posedge wclk or negedge afull)
　　if (!afull) {wfull,wfull2} <= 2′b11;
　　else {wfull,wfull2} <= {wfull2,~afull };

　　異步比較法的關(guān)鍵是用異步比較結(jié)果的信號的下降沿作為最終比較結(jié)果的復(fù)位信號，而其上升沿則用傳統(tǒng)的雙鎖存器法進(jìn)行同步[5]。最終得到的信號的上升沿與下降沿都屬于同一個(gè)時(shí)鐘域。與傳統(tǒng)的先將地址信號同步再進(jìn)行同步比較的方法相比，異步比較法避免了使用大量的同步寄存器，而效率則更高，實(shí)現(xiàn)也更簡單。

　　2.3 保守的空/滿標(biāo)志

　　設(shè)計(jì)中FIFO空/滿標(biāo)志的設(shè)置是保守的，即FIFO空/滿標(biāo)志的置位是立即有效的，而其失效則是在一段時(shí)間之后。例如一旦讀指針追上寫指針，就會(huì)立即聲明一個(gè)低電平有效的異步空信號aempty。此信號會(huì)立即把圖6所示的set觸發(fā)器置位，使觸發(fā)器輸出為1，即向外部輸出同步的空信號rempty，并且保證了FIFO一旦為空，讀指針就不增加，避免了FIFO的讀溢出。當(dāng)寫地址增加時(shí)，表明FIFO已經(jīng)非空，空標(biāo)志aempty由低變高，此時(shí) 可以進(jìn)行安全的讀操作。aempty信號的失效與寫時(shí)鐘同步?？招盘杛empty是在讀時(shí)鐘域中同步aempty信號得到的。由于同步器使用了兩個(gè)觸發(fā)器，因此空信號rempty的失效要經(jīng)過至少兩個(gè)時(shí)鐘周期的延遲。所以，空信號的聲明是及時(shí)的，而空信號的失效是保守的。也就是說，雖然FIFO已經(jīng)非空了，但是空信號rempty要經(jīng)過幾個(gè)周期的延遲才能變?yōu)闊o效。滿信號也有類似的情況。

　　雖然空/滿標(biāo)志的設(shè)置是保守的，但這并不影響FIFO功能的正確性,經(jīng)驗(yàn)證保守的空/滿標(biāo)志能夠滿足FIFO的設(shè)計(jì)要求。

　　3 仿真驗(yàn)證和綜合

　　根據(jù)以上分析，以深度為16、數(shù)據(jù)寬度為8位的異步FIFO為例，用Verilog HDL編寫了各個(gè)模塊，并采用Synopsys公司的仿真工具VCS進(jìn)行了仿真驗(yàn)證。設(shè)寫時(shí)鐘(wclk)周期為100MHz,讀時(shí)鐘(rclk)周期為 133MHz，F(xiàn)IFO寫、讀時(shí)序仿真結(jié)果分別如圖7、圖8所示。當(dāng)FIFO寫滿時(shí)，滿標(biāo)志wfull馬上由0變1，禁止寫數(shù)據(jù)并且寫地址也不再增加， FIFO只讀不寫；當(dāng)FIFO讀空時(shí)，空標(biāo)志rempty馬上由0變1，禁止讀數(shù)據(jù)并且讀地址也不再增加，F(xiàn)IFO只寫不讀?？?滿信號的變化情況滿足設(shè)計(jì)要求。

　　仿真驗(yàn)證通過后，采用Synopsys公司的Design Compiler工具進(jìn)行綜合。把采用異步比較法設(shè)計(jì)的FIFO與傳統(tǒng)的先將地址信號同步再進(jìn)行比較設(shè)計(jì)的FIFO相比較，在中芯國際0.35μm庫上 DC綜合結(jié)果如表1所示?？梢娤鄬τ趥鹘y(tǒng)的異步FIFO，改進(jìn)后的異步FIFO電路速度快、面積小，從而降低了功耗，提高了系統(tǒng)的穩(wěn)定性。

　　為了解決數(shù)據(jù)在不同時(shí)鐘域間傳遞所產(chǎn)生的亞穩(wěn)態(tài)問題，本文討論了一種新穎的異步FIFO設(shè)計(jì)方案。采用Verilog HDL以及由頂向下的模塊設(shè)計(jì)方法實(shí)現(xiàn)了這種方案。經(jīng)驗(yàn)證該方案能安全地實(shí)現(xiàn)數(shù)據(jù)跨時(shí)鐘域的傳遞，并且性能比傳統(tǒng)方案有了明顯的改善。

　　參考文獻(xiàn)

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　　4 Cummings C E. Synthesis and scripting techniques for designing multi-asynchronous clock designs[Z]. SNUG,2001:1～26
　　5 楊宗凱.數(shù)字專用集成電路的設(shè)計(jì)與驗(yàn)證[M].北京:電子工業(yè)出版社,2004:214～225