嵌入式邏輯分析儀在FPGA時序匹配設(shè)計中的應(yīng)用(07-100)

　　圖3為位面分離模塊在Quartus II軟件中生成的引腳圖。其中RGBdin[23..0]為輸入的顏色數(shù)據(jù)(R、G、B三種顏色各八位)，clkin156為輸入數(shù)據(jù)時鐘，clk_after85pc為延時后的使能信號，rst_bit_regroup為移位寄存器的復(fù)位信號，rst_mux為顏色位選擇器的復(fù)位信號，rgb_regroup_output[23..0]是經(jīng)過數(shù)據(jù)重組后輸出的數(shù)據(jù)。

　　“位面分離模塊”實(shí)現(xiàn)“分場存儲”功能，即將每個顏色的8比特數(shù)據(jù)(以256級灰度為例)按灰度級分類，分別存入存儲器的8個數(shù)據(jù)段中。位平面的分離需要時間，將帶來系統(tǒng)延時。圖4為利用Signal Tap II采集的輸入數(shù)據(jù)RGBdin[23..16]和輸出數(shù)據(jù)rgb_regroup_output[23..16]的波形關(guān)系。其中采樣時鐘設(shè)置為clk38 (CRT顯示器分辨率為800×600，刷新頻率為60Hz，輸出的點(diǎn)時鐘為38MHz)，采樣深度設(shè)置為4K bit，則Signal Tap II采集波形時占用了16×4K=64K bit個存儲單元。

　　由圖4 (黑色亮線)可以看出，輸出數(shù)據(jù)在第9個時鐘(clk38)時由FF(高阻)變成有效數(shù)據(jù)。該模塊的輸出數(shù)據(jù)是送到外部存儲器中進(jìn)行緩存的，存儲器的寫使能信號為輸入數(shù)據(jù)的數(shù)據(jù)有效信號。由于該數(shù)據(jù)延時了9個clk38時鐘，存儲器的寫使能控制信號也應(yīng)延時9個clk38時鐘生效。

　　時序匹配設(shè)計及測試波形

　　基于D觸發(fā)器的延時功能，設(shè)計了如圖5所示的時序匹配模塊，解決了上述位面分離操作與寫存儲器控制信號的時序匹配問題。圖5中，flag為數(shù)據(jù)的有效信號標(biāo)志，高電平時數(shù)據(jù)輸出有效；Clk156為點(diǎn)時鐘38MHz的四倍頻時鐘，F(xiàn)lag_delay8和flag_delay9分別是flag延時8個clk38時鐘和9個clk38時鐘的新的數(shù)據(jù)有效信號標(biāo)志。