擴頻通信系統(tǒng)的FPGA實現(xiàn)

　　擴頻通信自上世紀50年代中期被美國軍方開始研究以來，一直為軍事通信所獨占，廣泛應用于軍事通信、電子對抗以及導航、測量等各個領域。進入上世紀90年代以后，擴頻通信又開始向各種民用通信領域發(fā)展，典型的如CDMA和GPS等。應用最廣的是直接序列擴頻方式(DSSS)。它是將待傳送的信息數(shù)據(jù)被偽隨機碼調制，實現(xiàn)頻譜擴展后再傳輸，接收端則采用相同的編碼進行解調及相關處理，恢復原始信息數(shù)據(jù)。

　　本文采用VHDL語言、Altera公司的集成開發(fā)環(huán)境QuartusII 6.0和Cyclone系列芯片EPlC3T144C8以及Prote199se完成對直接序列擴頻發(fā)射系統(tǒng)和接收系統(tǒng)的軟件仿真和硬件電路設計。

擴頻通信系統(tǒng)發(fā)送端設計

　　擴頻通信可以顯著提高通信系統(tǒng)抗下擾的能力，特別是頻率選擇性衰落和多徑干擾。為此在發(fā)端輸入的信息先經(jīng)信息調制形成數(shù)字信號，然后由擴頻碼發(fā)生器產(chǎn)生的擴頻碼序列去調制數(shù)字信號以展寬信號的頻譜。展寬后的信號再調制到射頻發(fā)送出去。

　　一般的擴頻通信系統(tǒng)都要進行三次調制：一次調制為信息調制，二次調制為擴頻調制，三次調制為射頻調制，如圖1所示。

　
 
擴頻碼序列
　　在擴展頻譜通信中需要用高碼率的窄脈沖序列，現(xiàn)在實際當中用得最多的是偽隨機碼或稱PN碼。

　　這類碼序列最重要的特性是具有近似于隨機信號的性能。因為噪聲具有完全的隨機性，也可以說具有近似于噪聲的特性。但是，真正的隨機信號和噪聲是不能重復再現(xiàn)和產(chǎn)生的。我們只能產(chǎn)生一種類周期性的脈沖信號來近似隨機噪聲特性。二元M序列是一種偽隨機序列。

　　構造一個產(chǎn)生M序列的線性移位寄存器，首先要確定本原多項式，本電路設計中，我們構造的M序列：n=4，周期p=15，PN碼為：111101011001000．如圖2所示。

　
 
　　D1、D2、D3、D4為四級移位寄存器，求和符號為模二加法器。移位寄存器的作用為在時鐘脈沖驅動下，能將所暫存的"1" 和"0"逐級向右移。模二加法器的作用為異或運算。在時鐘脈沖的驅動下，四級移位寄仔器的暫存數(shù)據(jù)按順序改變，輸出序列在時鐘脈沖作用下做周期性的重復。

　　我們通過Altera公司的集成開發(fā)環(huán)境QuartusII 6.0對設計進行驗證，如圖3所示。

　　Reset為復位信號，code為發(fā)送的信息，pn為產(chǎn)生的M序列。

擴頻通信系統(tǒng)接收端設計

　　在接收端收到的寬帶射信號，變頻到中頻，然后由本地產(chǎn)生的與發(fā)送端相同的擴頻碼序列去相關解擴。再經(jīng)信息解調、恢復成原始信息輸出。接收框圖如圖4所示。

　　同步系統(tǒng)是擴頻通信接收端的關鍵技術。它的作用就是要實現(xiàn)本地產(chǎn)生的PN碼與接收到的信號中的PN碼同步，即頻率上相同，相位上一致。同步過程一般說來包含兩個階段。

(1) 接收機在一開始并不知道對方足否發(fā)送了信號，因此，需要有一個搜捕階段，即在一定的頻率和時間范圍內(nèi)搜索和捕獲用信號，即所謂的粗同步。

(2) 完成搜捕過程后，則進入跟蹤過程，即繼續(xù)保持同步，如果收發(fā)兩端的頻率和相位發(fā)偏移，同步系統(tǒng)能加以調整，使收發(fā)信號仍然保持同步，即所謂的細同步。

　　在接收端設計中分析了傳統(tǒng)的滑動相關法滑動速度慢搜獲時間長的缺點，提出了捕獲速度快且具有碼序列識別功能的匹配濾波搜捕法。

匹配濾波搜捕法

　　直接序列擴頻解擴系統(tǒng)中，數(shù)字匹配濾波器的捕獲思路是以接收端擴頻碼序列作為數(shù)字FIR濾波器的抽頭系數(shù)，對接收到的信號進行相關濾波。原理如圖5所示。

　
 
　　濾波輸出結果進入門限判決器進行門限判決，如果超過了設定門限，就表明此刻本地序列碼的相位與接收擴頻序列碼的相位達到同步。如果未超過設定門限，則表明此刻本地序列碼的相位與接收到的擴頻序列碼的相位不同步，需要再次重復相關運算，直到同步為止。
數(shù)字匹配濾波器由移位寄存器、乘法器和累加器三部分組成，這只是一個FIR濾波器的結構形式，只不過偽碼寄存器中的系數(shù)為-1或+1，實際并不是真正意義上的乘法。偽碼寄存器中的數(shù)據(jù)可以由一個偽隨機序列發(fā)生器產(chǎn)生。

　　數(shù)字匹配濾波器的表達式為
 

　　其中，x(n)為輸入信號；h(-i)為濾波系數(shù)，由接收端擴頻碼決定，取值-1或+1，M序列碼元為1，取值為+1，M序列碼元為0，取值為-1。匹配濾波器的長度N等于擴頻比，也就是對于每一信息符號的擴頻碼元數(shù)，即Tb／Tc。當輸入信號缸{x(n)}與本地擴頻碼{h(-i)}匹配時，此時輸出 z達到最大，將超出預先設定的門限，表示捕獲成功。具體電路由DSP Builder 工具實現(xiàn)如圖6所示。

 
　　再由DSP Builder工具自帶的Complier功能，將電路描述轉化成VHDL語言，供下載到FPGA中進行調試。
我們通過Altera公司的集成開發(fā)環(huán)境QuartusII 6.0對設計進行驗證。如圖7所示。

　
 
　　M_initial為輸入到反饋寄存器的初始狀態(tài)，r_en運算允許位，r為捕獲標志位。
數(shù)字跟蹤環(huán)路實現(xiàn)

　　當擴頻接收機與接收信號粗同步后，就必須使它這樣工作下去：應保持鎖定，即使用本地碼準確地跟蹤輸人信號的偽隨機碼相位和載波頻率，為解擴提供必要的；對同步不斷檢測，一旦發(fā)現(xiàn)失鎖，應返回捕獲狀態(tài)，重新同步。這就是跟蹤需要完成的任務。

　　一般在設計中采用早遲門跟蹤環(huán)路(DLL)。因為通常擴頻系統(tǒng)工作在非常低的信噪比境，要完成載波解調是非常閑難的，而采用這種類環(huán)路不要求在跟蹤過程中產(chǎn)生相關載波。

　　早遲門跟蹤環(huán)路通常由超前一滯后相關器、碼鑒相器、碼環(huán)路濾波器和碼NCO等部分組成。具體工作過程如圖8所示。

　
 
結束語
　　該設計在Cyclone系列芯片EPlC3T144C8芯片上實現(xiàn)了直接序列擴頻發(fā)射和接收系統(tǒng)的硬件調試。PN碼長度127位，碼片速率1.5M／s，晶振頻率30M，經(jīng)倍頻系統(tǒng)工作在248M，擴頻增益為35dB，系統(tǒng)通信速率1M／s。

　　FPGA實現(xiàn)擴頻系統(tǒng)是一個完全的硬件構架，比傳統(tǒng)的DSP實現(xiàn)方式，處理速度快1.5～2儲，硬件延時減少100ns，同時采用了流水線技術，提高了系統(tǒng)并行處理的能力。所有模塊都集成在一個芯片中，提高了系統(tǒng)的穩(wěn)定性和可靠性。