基于FSL總線的門(mén)光子計(jì)數(shù)器設(shè)計(jì)

2 系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)

　　2.1 系統(tǒng)硬件框圖

　　計(jì)數(shù)系統(tǒng)硬件結(jié)構(gòu)如圖3所示，由FPGA、64MB的DDR存儲(chǔ)器、16MB的FLASH存儲(chǔ)器和10M/100M以太物理層(PHY)等組成。系統(tǒng)工作時(shí)，由PC機(jī)通過(guò)網(wǎng)口發(fā)送命令到FPGA，F(xiàn)PGA內(nèi)部的Microblaze軟核配置計(jì)數(shù)IP核的工作模式，由FPGA通過(guò)兩路BNC接口對(duì)外部計(jì)數(shù)源進(jìn)行計(jì)數(shù)，并將數(shù)據(jù)在DDRRAM內(nèi)進(jìn)行緩沖，最終將這些數(shù)據(jù)通過(guò)網(wǎng)口發(fā)送到PC機(jī)。

　　2.2 主要元器件介紹

　　2.2.1 FPGA芯片及其配置芯片選用

　　FPGA選用Xilinx公司的Spartan-3E系列XC3S500E，采用先進(jìn)的90nm制造工藝生產(chǎn)，其器件密度為50萬(wàn)門(mén)。Spartan3系列的FPGA是Xilinx公司專(zhuān)門(mén)針對(duì)大容量、低成本需求的電子設(shè)計(jì)而開(kāi)發(fā)的，可支持多種電平的I/O標(biāo)準(zhǔn);含有豐富的邏輯資源。XC3S500E具有360kbits的塊RAM、73kbits的分布式RAM、10476個(gè)邏輯單元、20個(gè)18×18的乘法器和4個(gè)DCM時(shí)鐘管理模塊。

　　FPGA的配置芯片選用的是Xilinx公司的在系統(tǒng)可編程配置芯片XCF04S，該芯片可為XC3S500E提供易于使用、成本低且可重復(fù)編程的配置數(shù)據(jù)存貯方法，該芯片支持IEEE1149.1標(biāo)準(zhǔn)的JTAG邊界掃描測(cè)試和編程。在本系統(tǒng)設(shè)計(jì)中，XCF04S主要存放用于引導(dǎo)Microblaze軟核及應(yīng)用程序的引導(dǎo)代碼。

　　2.2.2 存儲(chǔ)芯片

　　系統(tǒng)使用的RAM是Micron Technology公司的DDRSDRAM(MT46V32M16)，是一片容量為512Mbit(32Mx16)的16位總線寬度存儲(chǔ)芯片，用于上電后加載Microblaze軟核代碼和應(yīng)用程序代碼，以及對(duì)計(jì)數(shù)數(shù)據(jù)進(jìn)行緩沖。FLASH芯片是Intel StrataFlash parallel NORFlash，型號(hào)為28F256J3，存儲(chǔ)密度為256Mbit，在本系統(tǒng)中用于保存Microblaze軟核代碼和應(yīng)用程序代碼。

　　3 功能設(shè)計(jì)實(shí)現(xiàn)

　　3.1 基于EDK的FPGA軟核Microblaze的應(yīng)用設(shè)計(jì)實(shí)現(xiàn)

　　系統(tǒng)設(shè)計(jì)工具主要采用Xilinx公司的嵌入式開(kāi)發(fā)套件EDK，它是用于設(shè)計(jì)嵌入式處理系統(tǒng)的集成解決方案。它包括搭建硬件平臺(tái)的XPS和進(jìn)行軟件配置的SDK。

　　Microblaze是Xilinx公司推出的32位軟處理器核，支持CoreConnect總線的標(biāo)準(zhǔn)外設(shè)集合。MicroBlaze處理器運(yùn)行在150MHz時(shí)鐘下，可提供125 D-MIPS的性能，這種高效的軟核在本系統(tǒng)中可用于實(shí)現(xiàn)處理器功能，實(shí)現(xiàn)對(duì)計(jì)數(shù)IP核的配置，以及支撐Xilinx的clockgenerator、Et-hernet等IP核。系統(tǒng)對(duì)計(jì)數(shù)器的實(shí)現(xiàn)采用Verilog語(yǔ)言將計(jì)數(shù)功能編寫(xiě)為IP核，將其通過(guò)FSL總線掛在Microblaze軟核上，以實(shí)現(xiàn)計(jì)數(shù)功能。

　　3.2 通訊協(xié)議

　　Microblaze到計(jì)數(shù)IP核之間的通訊數(shù)據(jù)定義如下：

　　計(jì)數(shù)IP核到Microblaze之間的通訊數(shù)據(jù)定義如下：

　　3.3 計(jì)數(shù)IP核的設(shè)計(jì)實(shí)現(xiàn)

　　3.3.1 計(jì)數(shù)IP核的結(jié)構(gòu)

　　計(jì)數(shù)IP核采用verilog硬件語(yǔ)言編寫(xiě)，其結(jié)構(gòu)如圖6所示，頂層文件counterpulse3對(duì)接口進(jìn)行配置，并根據(jù)FSL總線上的命令參數(shù)選擇工作模式，pulsecount1、pulsecount2和pulsecount3分別是3種工作模式的代碼實(shí)現(xiàn)，fsloprt是與FSL進(jìn)行接口的代碼。