基于TMS320DM642的CCD圖像采集系統(tǒng)設(shè)計

2.3.1SDRAM存儲器

本系統(tǒng)采用MT48LC4M32B2[4]來構(gòu)成SDRAM存儲器，大小為1 M×32 bit×4 banks，在CE0空間連接了64 bit的SDRAM總線?？偩€由外部PLL驅(qū)動設(shè)備控制，在133MHz的最佳運行狀態(tài)下運行，SDRAM的刷新由TMS320DM642自動控制。TMS320DM642的EMIF與SDRAM接口圖如圖4所示。

2.3.2FLASH存儲器

本系統(tǒng)擴展4 M的FLASH，映射在CE1空間的低位。FLASH寄存器選用4 M×8 bit的AM29LV033C。FLASH寄存器主要用來導(dǎo)入裝載和存儲FPGA的配置信息。CE1空間被配置成8 bit，F(xiàn)LASH寄存器也是8bit。由于CE1的可利用地址空間小于FLASH的空間，所以利用FPGA可產(chǎn)生3個擴展頁。這些擴展的線形地址通過FPGA的FLASH基礎(chǔ)寄存器進行定義，復(fù)位后的默認值是000。TMS320DM642的EMIF和FLASH的接口圖如圖5所示。

2.4OSD FPGA模塊

FPGA負責(zé)完成所有芯片的接口和控制，其中包括SAA7115與I2C總線的接口、復(fù)位控制信號以及與TMS320DM642的EMIF接口和外設(shè)接口等，其體系結(jié)構(gòu)圖如圖6所示。本系統(tǒng)的OSD FPGA功能模塊的芯片型號為Xilinx XC2S300E-6PQ208C[5]，主要用來完成以下工作：

(1)通過寄存器使用TMS320DM642外部存儲器接口(EMIF);
(2)通過可編譯寄存器使用TMS320DM642的EMIF接口控制GPIO;
(3)產(chǎn)生EMIF緩沖控制信號(DIR和OE);
(4)提供對于PLL1708的連續(xù)控制接口;
(5)為FLASH產(chǎn)生3頁bit空間;
(6)使用SAA7115的同步信號。

2.5電源和復(fù)位模塊

該系統(tǒng)通過單+5 V供電，在板子內(nèi)部轉(zhuǎn)換為+1.4 V和+3.3 V，為各器件供電。+3.3 V為TMS320DM642的I/O口、解碼器及其他芯片的電源，+1.4 V為TMS320DM642 CPU內(nèi)核電源。TMS320DM642內(nèi)核電壓+1.4 V，外設(shè)I/O電壓+3.3 V，降低內(nèi)核電壓主要是降低功耗，外部接口引腳采用+3.3 V電壓，便于直接與外部器件接口。由于是2種不同的電壓，所以要考慮供電系統(tǒng)的配合問題。在加電過程中，保證CPU內(nèi)核電源先加電，最晚也應(yīng)當(dāng)與外設(shè)I/O電源同時加電。關(guān)閉電源時，先關(guān)閉I/O電源，再關(guān)閉內(nèi)核電源。如果內(nèi)核加電晚于I/O，則會發(fā)生內(nèi)部總線競爭，從而產(chǎn)生不可預(yù)定的結(jié)果。因此，選用電源芯片TPS54310[6]獲得上述2種電壓，并利用其電源輸出有效引腳PG和允許電壓輸人引腳EN保證TMS320DM642的內(nèi)核和I/O上電掉電順序。

為防止系統(tǒng)程序進入死循環(huán)或因電壓波動而產(chǎn)生異常，本系統(tǒng)用看門狗芯片來控制系統(tǒng)復(fù)位。這里采用TI的TPS3823-33DBVT[7]看門狗芯片，它由+3.3 V電源供電，能對電源電壓進行監(jiān)控，當(dāng)電源電壓降至2.93 V以下時觸發(fā)復(fù)位信號，使整個系統(tǒng)進入復(fù)位狀態(tài)，直至電源電壓復(fù)原，復(fù)位信號的最小長度為200 ms。同時，還含有一看門狗計時器，用來監(jiān)測來自處理器芯片的跳變沿觸發(fā)信號，如果1.6 s內(nèi)未接收到觸發(fā)信號，它同樣讓系統(tǒng)進入復(fù)位狀態(tài)并持續(xù)200 ms，這樣可在系統(tǒng)程序進入死循環(huán)后重新啟動系統(tǒng)。TMS320DM642電源與復(fù)位電路的連接圖如圖7所示。

3抗干擾設(shè)計

由于高頻脈沖噪聲對本系統(tǒng)危害最大，為了提高系統(tǒng)的抗干擾性能，可采取以下措施：

(1)優(yōu)化PCB印制板的設(shè)計。在本系統(tǒng)中應(yīng)當(dāng)：

①采用短而寬的導(dǎo)線來抑制干擾。時鐘引線、總線驅(qū)動器的信號線常有大的瞬變電流，其印制導(dǎo)線要盡可能短。對于分立元件電路，印制導(dǎo)線寬度在1.5 mm左右即可滿足要求;對于集成電路，印制導(dǎo)線寬度在0.5 mm～1.0 mm之間選擇;
②傳輸多種電平信號時，盡量把前、后沿時間相近的電平信號劃為一組傳輸;在雙面印制板的背面布置較大面積的地線區(qū)域，可對部件產(chǎn)生的高頻脈沖噪聲起到吸收和屏蔽的作用;分開模擬和數(shù)字電源層;

(2)增加總線的抗干擾能力。采用三態(tài)門形式的總線結(jié)構(gòu)，并給總線接上拉電阻，使總線在瞬間處于穩(wěn)定的高電平而避免總線出現(xiàn)懸空狀態(tài)。

本文面向?qū)崟r圖像采集和處理，采用模塊化設(shè)計思想，以TMS320DM642、SAA7115、OSD FPGA等實現(xiàn)了視頻圖像采集和處理系統(tǒng)的硬件電路，該系統(tǒng)電路簡單、結(jié)構(gòu)緊湊、調(diào)節(jié)靈活、可靠性高、實時性強的特點，通過驗證，