基于FPGA的DVI/HDMI接口實現(xiàn)方案

　　ECP2M/ECP3的CML SERDES輸入（見圖3的接收信號流）收到T M D S三個通道的信號（0、1,和2）數(shù)據(jù)。由于DVI/HDMI的信號不采用標準的8B/10B編碼，SERDES后面的PCS設置成10位模式（旁路）。T M D S信號傳輸使用對本協(xié)議唯一的四個對齊的字符（不同于8B/10B方式）。串行器與SERDES的CDR傳遞10位的原始數(shù)據(jù)，FPGA進行字節(jié)對齊。DVI/HDMI鏈路連接能以多個不同的頻率發(fā)送數(shù)據(jù)，自動檢測邏輯被用來檢測正在傳送的是哪種分辨率，并配置PCS以便在SERDES鎖相環(huán)中實現(xiàn)鎖定。

接收同步

　　一旦10位數(shù)據(jù)在FGPA中，執(zhí)行上述定義的三個步驟（字節(jié)對齊、通道對齊、多通道對齊）是必須的 .字節(jié)對齊：設計確定在數(shù)據(jù)流的哪里是10位數(shù)據(jù)字節(jié)的開始和結束。在FPGA結構中使用有限狀態(tài)機（FSM）來完成這一任務。把數(shù)據(jù)流的第一個和第二個10位組合在一起，形成一個20位的總線；然后分解至9位、10位總線。在這一階段，數(shù)據(jù)與對齊的字符進行比較，當字符順序發(fā)生了8次（稱為單通道對齊），同步信號有效。狀態(tài)圖如圖4所示。

　　同步檢測之后，對齊數(shù)據(jù)的字節(jié)寫入FIFO.當所有三個通道都完成了“通道對齊”,就可以寫入FIFO,至此通道對齊的任務就結束了。在這一階段， FPGA將等待直到FIFO處于半滿狀態(tài)，并在同一時間（多通道對齊）對三個FIFO進行讀操作 .這將保證三個通道對齊，并同步。

　　基于ECP2M的發(fā)送功能實現(xiàn)

　　ECP2M傳送鎖相環(huán)有最佳的操作范圍，預定義的范圍為：Low、MedLow、 Med、MedHigh 和 High.通過SCI總線，所有這些范圍在ECP2M中都是動態(tài)配置的。因為有各種各樣的顯示分辨率，針對理想的輸出率，DVI/HDMI參考設計必須有SERDES組。例如，如果要求一個720p的HDMI顯示，即742.5Mbps,SERDES PCS必須設置在適當?shù)姆秶∕edLow）。顯示的數(shù)據(jù)是放置在一個由DVI/HDMI參考設計定義的FIFO中。同步從三個T M D S的每個通道中讀取數(shù)據(jù)，然后將FIFO的數(shù)據(jù)移至PCS,再用SERDES進行傳輸。PCS設置成10位模式，串行輸出FIFO的數(shù)據(jù)。在這一階段，采用合適的時鐘，數(shù)據(jù)將被轉換為新的T M D S 流，使接收器恢復信號，如果配上顯示器，就會出現(xiàn)圖像。具體原理見圖5.

　　系統(tǒng)演示和驗證

　　這個DVI/HDMI參考設計是經(jīng)過檢驗和驗證的，并遵守相關規(guī)范。萊迪思已經(jīng)實現(xiàn)了DVI環(huán)回演示，展示了設計的功能?？捎肊CP2M50E-SEV SERDES評估板和其它硬件來進行演示，萊迪思半導體公司提供評估板和其他硬件。除了電路板之外，系統(tǒng)演示還需要DVI至SMA的接口卡、各種DVI和SMA電纜、一個DVI源和監(jiān)視器。整個演示和測試設置如圖6所示。

　　通過DVI至DVI或HDMI到DVI電纜，從筆記本電腦的接口得到DVI/HDMI數(shù)據(jù)流。DVI至SMA接口卡將轉換為DVI連接器至SMA,可通過SMA電纜與評估板相連接。一旦信號到達FPGA,將進行處理并環(huán)回至TX SERDES通道。然后，通過SMA電纜傳輸數(shù)據(jù)送回到電路板上的SMA至DVI適配器，并最終在顯示器上進行比較。ECP2M集成了用來接收和發(fā)送三個DVI T M D S數(shù)據(jù)流的代碼。在FPGA內完成字節(jié)對齊和同步邏輯，并將數(shù)據(jù)存入FIFO.在傳輸方向，ECP2M從FIFO中取得數(shù)據(jù)，以10位的模式直接傳送至SERDES.該設計確保可在FIFO中三個DVI/HDMI通道完全對齊。

　　利用內置的SERDES和可以從萊迪思半導體公司得到的參考設計，ECP2M可以成功地實現(xiàn)接收和/或傳送DVI/HDMI接口功能。通過使用FPGA技術和參考設計，設計人員能夠很快地實現(xiàn)設計的其余部分，并無縫地連接到一個DVI/ HDMI接口，以滿足他們自己的特殊要求。